非易失性存储器内核包括一个或多个存储器隔间。每个存储器隔间包括一个或多个存储器块，所述存储器块包括一组非易失性存储元件。在一个实施例中，在特定存储器隔间中的存储器块共享一组读/写电路。在存储器操作期间，存储器块被转变为激活和非激活状态。将块从非激活状态转变为激活状态的过程包括在正进入激活状态的存储器块和先前处于激活状态的另一个存储器块之间共享电荷。电荷共享改进了存储器系统的性能和/或降低了存储器系统的能耗。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及数据存储技术。
技术介绍
非易失性存储器广泛应用于各种电子设备中，例如移动电话、数码相机、个人数字助理、移动计算设备及非移动计算设备。即使当电子设备未与电源(例如电池)连接时，非易失性存储器也允许存储并保留信息。非易失性存储器设备的三个特性包括设备的价格、 能耗和性能。非易失性存储器设备的性能特性包括将信息写入存储器设备所需的时间以及从存储器设备读出信息所需的时间。许多可商购的非易失性存储器(例如，NAND flash存储器卡，即NAND闪速存储器卡)包含非易失性存储器单元的二维阵列。二维阵列内的存储器单元形成单层存储器阵列，并通过X方向和Y方向上的控制线选择存储器单元。二维阵列通常形成于硅衬底上方。 相反地，单片式三维阵列内的存储器单元形成存储器单元的多个“垂直对齐的”层，并通过 X方向、Y方向和Z方向上的控制线选择存储器单元。在单片式三维阵列中，多个存储器单元层形成于无中间衬底的单个衬底上方。如果形成存储器单元的多个“垂直对齐的”层的附加成本小于形成更宽或更大数量的二维阵列的成本(即，如果垂直构建存储器层的成本小于水平构建存储器层的成本)，则制造存储器单元的三维阵列可比制造存储器单元的二维阵列便宜。通过垂直排列二维交叉点存储器阵列，已可形成具有多于一层存储器单元的三维存储器阵列。在交叉点存储器阵列中，存储器单元被设置在第一组控制线和垂直的第二组控制线的交叉点。在Johnson的第6，034，882号美国专利〃 Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"及 Zhang 的第 5，8；35，396号美国专利〃 Three-Dimensional Read-Only Memory Array"中记载了示例性三维存储器阵列。附图说明图1是存储器系统的一个实施例的结构图。图2A是存储器内核的一个实施例的逻辑视图。图2B是存储器隔间的一个实施例的逻辑视图。图2C是存储器块的一个实施例的逻辑视图。图3A是包括共享的和分开的解码器的存储器隔间的一个实施例的逻辑视图。图;3B是一个实施例的简化示意图，在该实施例中，在存储器阵列之间共享字线。图3C是一个实施例的简化示意图，在该实施例中，在存储器阵列之间共享字线和位线。图4A是三维存储器阵列的一部分的简化透视图。图4B示出了三维存储器的一个实施例的层的子集。图5示出了能够读或写存储器状态的电路。图6示出了包括处于激活状态的存储器块的存储器隔间的一个实施例。图7A是描述用于在读操作期间实施存储器块切换技术的过程的一个实施例的流程图。图7B是描述用于在写操作期间实施存储器块切换技术的过程的一个实施例的流程图。图8示出了用于实施存储器块切换技术的存储器隔间部分的一个实施例。图9A是用于产生存储器块使能信号的电路的一个实施例的简化示意图。图9B是示出用于操作图8和9A中所示电路的过程的一个实施例的时序图。图10示出了用于实施存储器块切换技术的存储器隔间部分的一个实施例。具体实施例方式非易失性存储器设备的一个示例包括一个或多个存储器隔间(或其它分组)。每个存储器隔间(或其它分组)包括一个或多个存储器块，存储器块包括非易失性存储元件分组。除了块，也可使用其它结构。在一个实施例中，特定存储器隔间中的存储器块共享一组读/写电路。在存储器操作期间，存储器块被转变为激活或非激活状态。将块从非激活状态转变为激活状态的过程包括使得在进入激活状态的存储器块和先前处于激活状态的另一个存储器块之间实现电荷共享。该电荷共享为存储器系统改进了性能和/或降低了能耗 ο图1是示出存储器系统100的一个实施例的结构图，该存储器系统100能够实施本文所描述的存储器块切换技术。存储器系统100包括主机106(例如，个人电脑或移动电话)和存储器卡101。存储器卡101包括存储器芯片控制器105和存储器芯片102。存储器芯片控制器105(可包括一个或多个状态机、页面寄存器、SRAM或其它用于控制存储器芯片102操作的其它控制逻辑)从主机106接收数据和命令并向主机106提供数据。在一个实施例中，存储器芯片控制器105和存储器芯片102被布置在单个集成电路上。在其它实施例中，存储器芯片控制器105和存储器芯片102被布置在不同的集成电路上。存储器芯片102包括存储器内核控制电路104和存储器内核103。存储器内核控制电路104可包括用于控制存储器块选择的逻辑、用于当将特定存储器块偏置到读或写状态时控制对电压参考进行调节的逻辑或用于产生行地址和列地址的逻辑。存储器内核103可包括二维或三维存储器单元阵列。在一个实施例中，存储器内核控制电路104和存储器内核103布置在单个集成电路上。在其它实施例中，存储器内核控制电路104和存储器内核103布置在不同的集成电路上。参考图1，当主机106向存储器芯片控制器105发送指令以表明要从存储器卡101 读取数据或向存储器卡101写入数据时，启动存储器卡操作。在写操作事件中，主机106将向存储器芯片控制器105发送写命令和待写数据。待写数据可由存储器芯片控制器105进行缓冲，且可产生与待写数据对应的纠错码(Error Correcting Code，ECC)。ECC数据允许检测和/或纠正在传输和存储期间发生的数据错误，ECC数据可被写入存储器内核103或者存储于存储器芯片控制器105内的非易失性存储器中。在一个实施例中，通过存储器芯片控制器105内的电路产生ECC数据并纠正数据错误。再参考图1，在对来自主机106的指令进行解码之后，存储器芯片控制器105将控制存储器芯片102的操作。例如，在向存储器芯片102发布写操作之前，存储器芯片控制器 105可检查状态寄存器，以确保存储器芯片102能够接受待写数据。在另一个示例中，在向存储器芯片102发布读操作之前，存储器芯片控制器105可预读与待读数据相关的开销信息。开销信息可包括ECC数据或指向新的存储器位置的重定向指针。一旦存储器芯片控制器105启动了读或写操作，存储器内核控制电路104将为存储器内核103内的字线和位线产生偏置电压，还产生适当的存储器块、行地址和列地址。图2A示出了具有两个存储器隔间330的存储器内核103的逻辑结构图。对于不同实施方式，每个存储器内核的存储器隔间的数目可不同。一些实施例可采用每个存储器内核仅一个存储器隔间。在存储器内核的一个实施例中，有16个存储器隔间。图2B示出了包括存储器块310和读/写电路306的存储器隔间330的一个示例的逻辑结构图。尽管图2B表示了存储器隔间中有三个存储器块，但是可使用多于三个或少于三个的存储器块。在一个实施例中，每个存储器隔间330有32个存储器块。尽管读/写电路306在图2B中被示为在三个存储器块310下方，但是这不表示物理布局。读/写电路 306包括用于对存储器块310内的存储器单元进行读和写的电路。如图2B中所示，读/写电路306可在存储器隔间内的多个存储器块上共享。由于单组读/写电路306可支持多个存储器块，这允许减小芯片面积。然而，在一些实施例中，在特定时间仅应该将单个存储器块电耦合至读/写电路306，以避免信本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：托马斯·严，卢卡·法索里，罗伊·E·史契尔兰，
申请(专利权)人：桑迪士克三D公司，
类型：发明
国别省市：
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