本发明专利技术公开了一种沉积硅、锗、或硅锗形成的上指PIN二极管。该二极管具有底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区。上层重掺杂P型区掺杂砷，并且二极管的半导体材料在接触合适的硅化物、锗化物或硅锗化物时被结晶。可以形成大阵列的此上指二极管，当在二极管上施加大于导通电压的电压时，穿过该阵列的电流均匀性极佳。该二极管可以有利地用于单片三维存储器阵列中。本发明专利技术还公开了形成大量上指PIN二极管的方法和许多其他方面。
【技术实现步骤摘要】
本申请要求Herner的于2007年3月27日提交的的标题为“Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current，，的美国专利申请第 11/692，151号(专利代理人卷号No. SAND-01179US0)和Herner的于2007年3月27日提交的标题为"Large Array of Upward-Pointing P-I-N Diodes Having Large and Uniform Current"的美国专利申请第11/692，153号(专利代理人卷号No. SAND-01179US1)的优先权，二者的全部内容通过参考合并于此。本申请涉及Herner等人的于2007年3月27日提交的标题为“Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element，， 的美国专利申请第11/692，144号(专利代理人卷号No. SAND-01193US0)和Herner等人的 ^2007^3^ 27Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element，，的美国专利申请第11/692，148号(专利代理人卷号 No. SAND-01193US1)，二者的全部内容通过参考合并于此。
技术介绍
二极管具有的特性是在低于某一特定导通电压时允许非常小的电流流过，在高于该导通电压时允许实质上更大的电流流过。已经证明当施加的电压高于导通电压时，很难形成大量(large population)的在其底层重掺杂P型区、中间本征区和上层重掺杂N型区间具有良好的电流均勻性的垂直取向的PIN 二极管。形成大量这样的具有良好均勻性的上指二极管(upward-pointing diodes)会是很有利的，特别是在用于存储器阵列时。
技术实现思路
本专利技术由所附权利要求限定，并且在该部分的任何内容不应该被认为是限制这些权利要求。总体而言，本专利技术关于大量上指PIN 二极管及其形成方法。本专利技术的第一方面提供在衬底上形成的第一器件级，该第一器件级包括多个垂直取向的PIN 二极管，每个PIN 二极管包括底层重掺杂P型区，中间本征或轻掺杂区和上层重掺杂N型区，其中每个PIN 二极管具有柱的形状，其中，对于至少99%的PIN 二极管，当底层重掺杂P型区和上层重掺杂N型区之间施加的电压为约1. 5伏到约3. 0伏之间时，流过 PIN 二极管的电流至少为1.5微安；其中PIN 二极管包括沉积的硅、锗、或硅锗，其中第一多个PIN 二极管包括第一器件级上的每个PIN 二极管。本专利技术的第二方面提供包括第一多个存储单元的第一存储器级，每个第一存储单元包括柱状的垂直取向的PIN 二极管，每个垂直取向的PIN 二极管包括底层重掺杂P型区， 中间本征或轻掺杂区和上层重掺杂N型区；其中该第一存储单元包括编程/程序单元和未编程/非程序单元，其中至少一半存储单元是程序单元，其中当在底层重掺杂P型区和上层重掺杂N型区之间施加的电压为约1. 5伏到约3. 0伏之间时，流过至少99%的编程单元的 PIN 二极管的电流至少为1.5微安；其中第一多个存储单元包括第一存储器级中的每个存储单元。本专利技术的第三方面提供一种形成垂直取向PIN 二极管的方法，该方法包括；在衬底上形成第一轨道形导体；在第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；在半导体材料的底层重掺杂P型区上形成沉积的半导体材料的中间本征或轻掺杂区， 其中沉积的半导体材料是硅、锗、或硅锗合金；图案化和蚀刻底层重掺杂P型区和中间本征或轻掺杂区以形成柱；形成掺杂砷的上层重掺杂N型区；及退火以使半导体材料结晶，其中一部分半导体材料在沉积态是无定形的并且在退火步骤之后与硅化物、锗化物、或硅锗化物接触，其中PIN 二极管包括底层重掺杂P型区，中间本征或轻掺杂区、和上层重掺杂N型区。本专利技术的另一方面提供一种形成单片三维存储器阵列的方法，该方法包括以下述方式在衬底上单片地形成第一存储器级i)在衬底上形成第一多个轨道形导体；ii)在第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；iii)在底层重掺杂P型半导体上形成沉积的半导体材料的中间本征或轻掺杂区，其中沉积的半导体材料是硅、锗、或硅锗合金；iv)图案化和蚀刻底层重掺杂P型区和中间本征或轻掺杂区以形成第一多个柱；V) 形成掺杂砷的上层重掺杂N型区；vi)退火以使半导体材料结晶，其中一部分半导体材料在沉积态是无定形的并且在退火步骤之后与硅化物、锗化物、或硅锗化物接触；vii)在中间本征或轻掺杂区形成上形成第二多个轨道形导体，其中第一存储器级包括第一多个存储单元，每个第一存储单元包括第一轨道形导体中的一个轨道形导体的一部分、第一多个柱中的一个柱、和第二导体中的一个导体的一部分，其中每个第一柱包括PIN 二极管，该PIN 二极管包括通过掺杂步骤形成的底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区，以及在第一存储器级上单片地形成第二存储器级。此处描述的本专利技术的每个方面和实施例可以单独使用或相互组合使用。现在参考附图对优选的方面和实施例进行描述。附图说明图1是第’ 030号专利中描述的存储单元的实施例的透视图。图2是包括与图1的存储单元相似的存储单元的第一存储器级的一部分的透视图。图3a是显示共享导体的两个堆叠存储器级的透视图；图北是相同结构的截面图； 图3c是显示不共享导体的两个堆叠存储器级的截面图。图如是对根据第’030号专利的实施例形成的大量下指二极管施加2伏特电压时电流的概率图；图4b是对根据第’ 030号专利的实施例形成的大量上指二极管施加2伏特电压时电流的概率图。图5是本专利技术实施例的透视图。6图6是是对根据本专利技术形成的大量上指二极管施加2伏特电压时电流的概率图。图7a_7d是图示说明两个存储器级(level)构造的级或阶段的截面图，第一存储器级包括根据本专利技术实施例形成的上指二极管。具体实施例方式在本专利技术受让人所有的所有下列申请中第’ 470号申请、第’ 030号专利和第’ 549 号申请，描述了存储单元，其中的每一个包括柱状的垂直取向的PIN 二极管。此种由半导体材料(诸如硅、锗、或硅锗合金)形成的二极管具有第一半导体类型的底层重掺杂区、中间本征或轻掺杂区和与第一半导体类型相对的第二半导体类型的上层重掺杂区。已经描述了形成两种取向的该二极管，每种取向的二极管具有底层重掺杂P型区和上层重掺杂N型区； 或相反，具有底层重掺杂N型区和上层重掺杂P型区。图1图示说明根据第’030号专利形成的存储单元。此存储单元包括底层导体200 和上层导体400，在底层导体200和上层导体400之间电学布置有串联的垂直取向的PIN 二极管302和电介质断裂反熔丝118。在其开始，未编程状态，当读出电压例如为2伏特被施加在底层导体200和上层导体400之间时，在所述导体之间有非常小的电流流过。施加相对大的编程电压转换存储单元，并且在编程后，在相同的读出电压本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：S·B·赫纳，
申请(专利权)人：桑迪士克三D公司，
类型：发明
国别省市：
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