具有可控输出摆幅的电压模式驱动器制造技术

一种电路包括：第一节点；第二节点；上拉电路，选择地与第一节点或者第二节点相连接；下拉电路，选择地与第一节点或者第二节点相连接；以及电阻电路。该电路被配置为用于基于在第一节点和第二节点之间的电阻电路的电连接在全摆幅模式下或削弱模式下运行。本发明专利技术还提供了一种具有可控输出摆隔的电压模式驱动器。

【技术实现步骤摘要】

本专利技术涉及具有可控输出摆幅的电压模式驱动器。
技术介绍
串化器/解串化器(SERDES)驱动器或发射器包括两种主要模式电流模式和电压模式。对于全摆幅传输，例如，在通用串行总线(USB)L I版本中，使用电压模式，这是因为电压模式比电流模式消耗更小电流(即，更小功率)。例如，在一种应用中，在提供相同/相似结果的情况下，与在电流模式下消耗20mA相比较，在电压模式下，消耗了 5毫安(mA)，从而提供在50欧姆(Q)匹配阻抗下的1.0伏(V)峰值摆幅。然而，输出峰值摆幅跟踪工作电压的电压，并且不可控。对于诸如用在USB2.0版本中的减小(例如，削弱)摆幅数据传输来说，通常采用电流模式，这是因为电流模式快速和简单。然而，电流模式的发射器消耗的功率更大。例如，在一种应用中，在提供了相同的I. OV峰值摆幅的情况下，在电压模式下的5mA相比，在电压模式下消耗20mA。此外,在先进技术下,例如,28纳米(nm)节点,核心工作电压较低,例如，约0. 85V，该工作电压在ー些工作条件下导致驱动器动态余量不可靠。在ー些方法中，通过接通并联路径来实现削弱模式，从而改变驱动电压，但是功耗也增加，例如，在ー些方法中，从5mA増大至7. 7mA,从而从I. OV峰值摆幅提供-3. 5分贝(dB)削弱电平。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的ー个方面，提供了一种电路，包括第一节点；第ニ节点；上拉电路，选择性地连接至所述第一节点或者所述第二节点；下拉电路，选择性地连接至所述第一节点或者所述第二节点；以及电阻电路；其中，所述电路被配置为基于所述第一节点和所述第二节点之间的电阻电路的电连接在全摆幅模式下或者在削弱模式下运行。在该电路中，所述上拉电路被配置为电连接至所述第一节点，所述下拉电路被配置为电连接至所述第二节点。在该电路中，当所述电路在所述削弱模式下运行时，所述电路被配置为满足以下条件中的至少ー个所述上拉电路的第一电阻与第一终端电阻相匹配；以及所述下拉电路的第二电阻与第二终端电阻相匹配。在该电路中，所述电路被配置为满足以下条件中的至少ー个所述上拉电路的第ー电阻可调节；以及所述下拉电路的第二电阻可调节。在该电路中，所述上拉电路包括选择性地连接至所述第一节点或者所述第二节点的至少ー个上拉晶体管，所述下拉电路包括选择性地连接至所述第一节点或者所述第ニ节点的至少ー个下拉晶体管。在该电路中，所述上拉电路包括与至少ー个上拉电阻电路相连接的至少ー个上拉晶体管，并且所述上拉电路被配置为基于所述至少一个上拉晶体管和所述至少一个上拉电阻电路的配置来提供上拉电阻。所述下拉电路包括与至少ー个下拉晶体管相连接的至少ー个下拉电阻电路，并且所述下拉电路被配置为基于所述至少一个下拉晶体管和所述至少ー个下拉电阻电路的配置来提供下拉电阻。在该电路中，所述上拉电路包括第一上拉电路，具有与第一上拉电阻电路相连接的第一上拉晶体管；以及第二上拉电路，具有与第二上拉电阻器件相连接的第二上拉晶体管；以及通过第一电源向所述第一上拉晶体管供电；通过与所述第一电源不同的第二电源供电向所述第二上拉晶体管供电。在该电路中，进ー步包括第一开关，被配置为将所述上拉电路电连接至所述第一 节点；以及第ニ开关，被配置为将所述上拉电路电连接至所述第二节点。在该电路中，进ー步包括第一开关，被配置为将所述下拉电路电连接至所述第一节点；以及第ニ开关，被配置为将所述下拉电路电连接至所述第二节点。在该电路中，被配置为运行在所述削弱模式下的所述电路进ー步基于预定的削弱因数、所述第一节点的第一电压的第一削弱值、所述第二节点的第二电压的第二削弱值、在所述第一节点和所述第二节点之间的削弱电压摆幅之一或者其组合。在该电路中，当所述电路被配置为在所述削弱模式下运行时，所述上拉电路和所述下拉电路之一或其组合被配置为改变所述上拉电路的上拉电阻和所述下拉电路的下拉电阻之一或其组合。根据本专利技术的另一方面，提供了ー种方法，包括在第一模式下运行电路，其中，在所述电路的第一节点和第二节点之间的输出摆幅具有第一低电压电平，并且削弱电路在所述第一节点和所述第二节点之间电断开；在第二模式下运行所述电路，其中，所述输出摆幅具有第二低电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一低电压电平与所述第二低电压电平不同；在第三模式下运行所述电路，其中，所述输出摆幅具有第一高电压电平，并且所述削弱电路在所述第一节点和所述第二节点之间电断开；以及在第四模式下运行所述电路，其中，所述输出摆幅具有第二高电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一高电压电平与所述第二高电压电平不同。在该方法中，进ー步包括以下步骤中的至少ー个通过连接至所述第一节点的下拉电路和连接至所述第二节点的上拉电路生成所述第一低电压电平；以及通过连接至所述第二节点的所述下拉电路和连接至所述第一节点的所述上拉电路生成所述第一高电压电平。在该方法中，进ー步包括以下步骤中的至少ー个改变所述上拉电路的第一电阻，从而匹配第一终端电阻的电阻；以及改变所述下拉电路的第二电阻，从而匹配第二终端电阻的电阻。在该方法中，进ー步包括以下步骤中的至少ー个增大所述第一低电压电平的第ー绝对值；以及增大所述第一高电压电平的第二绝对值。在该方法中，所述上拉电路包括与至少ー个晶体管相连接的至少ー个电阻器。在该方法中，所述上拉电路包括第一电路，具有与第一晶体管串联连接的第一电阻器；以及第ニ电路，具有与第二晶体管串联连接的第二电阻器；通过第一电压电源向所述第一晶体管供电，并且通过与所述第一电压电源不同的第二电压电源向所述第二晶体管供电；以及所述第一电路与所述第二电路并联连接。根据本专利技术的又一方面，提供了ー种方法，包括使用上拉电路在第一节点处或者第二节点处生成高电压电平；使用下拉电路在所述第一节点处或者所述第二节点处生成低电压电平；基于所述高电压电平和所述低电压电平确定所述第一节点和所述第二节点之间的摆幅电压；以及使用连接在所述第一节点和所述第二节点之间的削弱电路改变所述摆幅电压。在该方法中，进ー步包括以下步骤中的至少ー个将所述第一节点处的第一电阻与第一终端电阻相匹配；以及将所述第二节点处的第二电阻与第二终端电阻相匹配。·在该方法中，所述上拉电路包括与第二电路并联的第一电路；以及通过与第二电压电源不同的第一电压电源向所述第一电路供电。在该方法中，所述第一电路，包括与由所述第一电压电源供电的至少ー个第一晶体管串联连接的至少ー个第一电阻器；以及所述第二电路，包括与由所述第二电压电源供电的至少ー个第二晶体管串联连接的至少ー个第二电阻器。附图说明在附图和以下描述中提出了本专利技术的一个或多个实施例的细节。从描述，附图和权利要求中可以明显发现其它特征和优点.图I为根据一些实施例的电路图。图2为根据一些实施例示出的在标准输出摆幅低电平(低电平)条件下工作的图I的电路的电路图。图3为根据一些实施例示出的在削弱输出摆幅低电平条件下工作的图I的电路的电路图。图4为根据一些实施例示出的在图3中电路的等效运行的电路图。图5为根据一些实施例示出的在标准输出摆幅高(High)电平条件下工作的图I的电路的电路图。图6为根据一些实施例示出的在削弱输出摆幅高电平条件下工作本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：余宗欣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：