自举电路制造技术

此处公开的是被配置为采用相同的导电类型的第一、第二和第三晶体管的自举电路，其中：当第三晶体管进入截止状态时，将第一晶体管的栅极与第三晶体管的源极和漏极区中的特定一个相互连接的节点部分进入浮空状态；第二晶体管的栅极连接至传送两个时钟信号中的另外一个的时钟供给线；以及在所述节点部分与第一电压供给线之间提供电压变化抑制电容器。

【技术实现步骤摘要】

本专利技术涉及应用于移位寄存器电路和输出缓冲器电路中的自举电路。
技术介绍
移位寄存器电路广泛地用作显示器装置和半导体存储器装置中的扫描电路或矩阵阵列驱动电路。移位寄存器电路的输出级通常使用推挽输出电路。然而，如果仅通过利用相同导电类型的晶体管配置推挽输出电路，那么不能充分保证推挽输出电路的输出电压。例如，如果仅通过每一个均被创建为n沟道型晶体管的晶体管来配置推挽输出电路，则随着推挽输出电路的输出电压上升，提供在推挽输出电路高电平端上的晶体管的栅极和源极区之间的电势差Vgs下降。对于Vgs〈Vth(其中，参考符号Vth表不晶体管的阈值电压)，晶体管处于截止状态。因此，推挽输出电路仅产生(Vgs-Vth)范围的输出电压。为了解决该问题，已经提出了利用自举操作的输出电路。作为利用自举操作的移位寄存器电路，用作本专利说明书中的专利文档I的日本专利特许号Hei 10-112645公开了具有图25的电路图中所示的典型配置的晶体管电路。如图25的电路图中所示，该典型配置每级基本采用了三个晶体管。在图25的电路图中所示的典型配置的情况下，在该配置的每级采用了典型n沟道型的三个晶体管Tr1, Tr2和Tr3。以下说明具有图25的电路图中所示的典型配置的移位寄存器电路。图26A是示出在移位寄存器电路的第一级提供的自举电路的典型配置的电路图；而图26B是示出与图26A的电路图中所示的自举电路执行的操作相关的信号的时序图的模型的时序示意图。通过关注图26A的电路图中所示的移位寄存器电路的第一级，读者将注意到第一晶体管Tr1和第二晶体管作2共同构成推挽输出电路的事实。第一晶体管Tr1的源极和漏极区中的特定一个与第二晶体管Tr2的源极和漏极区中的特定一个通过第一级提供的自举电路的输出部分OUT1相互连接。晶体管具有两个区，即源极和漏极区，其在本专利说明书中分别称为源极和漏极区中的特定一个以及源极和漏极区中的另外一个。相似地，在本专利说明书中，具有相互不同的相位的两个时钟信号分别称为时钟信号的特定一个以及时钟信号的另外一个。第一晶体管Tr1的源极和漏极区中的另外一个连接至时钟供给线，该时钟供给线传送具有如图26B的时序示意图中所示的相互不同相位的两个时钟信号CK1和CK2中的特定一个。在图26A的电路图中所示的典型移位寄存器电路的第一级的情形下，两个时钟信号CK1和CK2中的特定一个是时钟信号CK115第二晶体管Tr2的源极和漏极区中的另外一个连接至用于传送通常被设置为OV低电平的第一电压Vss的第一电压供给线。第一晶体管Tr1的栅极和第三晶体管Tr3的源极和漏极区中的特定一个通过节点部分P1相互连接。第二晶体管Tr2和第三晶体管Tr3的栅极均连接至传送两个时钟信号CK1和CK2中的另一个的时钟供给线。由此，在图26A的电路图中所示的典型移位寄存器电路的第一级的情况下，两个时钟信号CK1和CK2中的另外一个是时钟信号CK2。第三晶体管Tr3的源极和漏极区中的另外一个连接至传送输入信号IN1的信号供给线。注意，在第一晶体管Tr1的栅极与第一晶体管T r1的源极和漏极区中的特定一个之间，在第一晶体管Tr1的栅极与第一晶体管Tr1的源极和漏极区中的另外一个之间，或者在第一晶体管Tr1的栅极与第一晶体管Tr1的源极和漏极区中的特定一个之间以及在第一晶体管Tr1的栅极与第一晶体管Tr1的源极和漏极区中的另外一个之间，可以在一些情况下连接用作自举电容器的电容器。在图25或26A的电路图中所示的典型移位寄存器电路的第一级的情况下，用作自举电容器的电容器Ca连接在第一晶体管Tr1的栅极与第一晶体管Tr1的源极与漏极区的特定一个之间。典型地，自举电容器Ca由中间夹入绝缘层的两个导电层构成。作为替代，自举电容器Ca也可以是所谓的MOS (金属氧化物半导体)电容器。通过参考图26B的时序不意图中所不的时序图，以下说明典型移位寄存器电路的第一级所执行的操作。注意，具有相互不同的相位的两个时钟信号CK1和CK2以及输入信号IN1中的每一个的高电平是被典型地设置为5V的第二电压Vdd。另一方面，这些信号的每一个的低电平是如上所述的被典型地设置为OV的上述第一电压vss。在以下描述中，参考符号Vthi表示第i个晶体管的阈值电压。例如，参考符号Vth3表示第三个晶体管Tr3的阈值电压。时间段T1在时间段T1中，将输入信号IN1和第一时钟信号CK1的每一个均设置为低电平,而将第二时钟信号CK2设置为高电平。设置为低电平的输入信号IN1经由处于导通状态的第三晶体管Tr3提供至第一晶体管Tr1的栅极。因此，也将出现在第一晶体管Tr1的栅极与节点部分P1的电势设置为低电平，使得第一晶体管Tr1进入截止状态。另一方面，由于将第二时钟信号CK2设置为高电平，因而第二晶体管Tr2进入如第三晶体管Tr3 —样的导通状态。因此，通过进入导通状态的第二晶体管Tr2，输出部分OUT1被下拉至作为处于低电平的电压的第一电压Vss。时间段T2在时间段T2中，将第一时钟信号CK1设置为高电平，而将第二时钟信号CK2设置为低电平。因为第三晶体管Tr3进入截止状态，因此节点部分P1进入保持在时间段T1期间已设置的电势的浮空状态。也就是说，节点部分P1进入维持已被设置为低电平的电势的浮空状态。因此，第一晶体管Tr1保持截止状态。另一方面，第二晶体管Tr2的状态从导通状态变为截止状态。结果，输出部分OUT1进入连接至容性负载(其未在图26A的电路图中示出)的浮空状态。也就是说，输出部分OUT1维持已经在时间段T1期间设置为低电平的电势。时间段T3在时间段T3中，将输入信号IN1和第二时钟信号CK2的每一个均设置为高电平,而将第一时钟信号CK1S置为低电平。第三晶体管Tr3进入导通状态，使得将设置为高电平的输入信号IN1提供给节点部分P:。因此，出现在节点部分P1的电势上升。随着出现在节点部分P1上的电势达到电势(Vdd-Vth3),第三晶体管Tr3进入截止状态，使得节点部分P1进入保持电势(Vdd-Vth3)的浮空状态。第一晶体管Tr1和第二晶体管Tr2中的每一个均处于导通状态。将设置为与第一电压Vss相同的低电平的第一时钟信号CK1提供给第一晶体管Tr1的源极和漏极区中的另外一个。第二晶体管Tr2的源极和漏极区中的另外一个也连接至传送第一电压Vss的第一电压供给线。因此，第一电压Vss出现在输出部分OUT1上，使得将输出部分OUT1S置为低电平。时间段T4在时间段!^中，将第一时钟信号CK1设置为高电平,而将输入信号IN1和第二时钟信号CK2中的每一个均设置为低电平。由于将第二时钟信号CK2设置为低电平，因此第二晶体管Tr2和第三晶体管Tr3中的每一个均处于截止状态。节点部分P1进入浮空状态，而第一晶体管Tr1进入导通状态。因此，第一晶体管Tr1将输出部分OUT1连接至用于传送被设 置为高电平的第一时钟信号CK1的第一时钟供给线，使得提高了出现在输出部分OUT1上的电势。同时，由于通过诸如第一晶体管Tr1的栅电容器之类的自举电容器的自举操作，出现在节点部分P1上的电势升高到至少等于第二电压Vdd的电平。因此，将第二电压Vdd作为输出部分OUT1的高电平输出。时间段T5在时间段T本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：甚田诚一郎，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：