多晶片封装制造技术

本发明专利技术涉及一种多晶片封装，具有多个引脚以及第一和第二半导体晶片，叠印并连接在一起，定义一个晶片堆叠。晶片堆叠具有相对的第一和第二边，每个第一和第二半导体晶片都带有栅极、漏极和源极区，以及栅极、漏极和源极接头。第一个对立边具有第二半导体晶片的漏极接头，漏极接头与第一套多个引脚电接触。第一半导体晶片的栅极、漏极和源极接头以及第二半导体晶片的栅极和源极接头，设置在第二个所述的对立边上，并与第二套多个引脚电接触。第一半导体晶片的源极引脚可以与第二半导体晶片的漏极引脚相同。

【技术实现步骤摘要】

本专利技术主要涉及半导体封装，更确切地说，是关于半导体封装以及制作半导体封装的方法。
技术介绍
在许多MOSFET开关电路中，经常以互补的方式切换ー对功率MOSFET。ー种典型的MOSFET开关电路如图I所示，它包括两个M0SFET—12和14，通过电压源V^5a和接地端，串联在一起。M0SFET12和14分别代表高端和低端MOSFET。为了开启开关循环，首先要关闭M0SFET14。因此，M0SFET14的体ニ极管开启，并驱动电流。延迟后，MOSFET12开启，关闭MOSFET的体ニ极管。从而产生恢复电流し以及与开关电路10有关的追踪电感(没有表示出来)、产生振荡。 为了节省空间和成本，常常把M0SFET12和14封装在一起，如图中虚线所示。MOSFET12和14的目的在于获得最高的功率密度，以便高效地工作。功率密度与晶片面积密切相关，也就是说，晶片越大，漏极至源极导通电阻Rdson越低。如图2所示，其特点在干，M0SFET12和14在独立的晶片垫上，共同封装在一起。整体的封装结构如虚线中所示。传统的功率MOSFET 12和14为垂直器件，源极SI和S2、栅极Gl和G2分别位于ー侧，漏极Dl和D2分别位于另ー侧。MOSFET 12贴在晶片垫16上，其引脚继续延伸，可以连接到漏极Dl上。MOSFET 14贴在晶片垫18上。低端晶片垫通过双侧无引脚扁平(DFN)封装的底部，裸露在外，以便外部连接到漏极D2和源极SI上。由于MOSFET 14通常开启较长的持续时间，因此与高端MOSFET 14相比，低端MOSFET 14的特点是具有较大的晶片面积。源极SI通过导线从SI到晶片垫18，连接到漏极D2上。栅极Gl和G2以及源极S2通过导线，连接到合适的引脚上。MOSFET 12和14的晶片面积受到封装尺寸以及晶片共同封装结构的约束。因此,必须通过最大化MOSFET的晶片面积,来改善使用性能，使Rdson最小，而且不额外地增加电路的总尺寸。
技术实现思路
本专利技术的ー种含有多个引脚的多晶片封装，包括 第一和第二半导体晶片，叠印并连接在一起，定义ー个具有对立的第一和第二边的晶片堆叠，每个所述的第一和第二半导体晶片都有栅极、漏极和源极区域，以及栅极、漏极和源极接头，所述的第一对立边具有所述的第二半导体晶片的所述的漏极接头，所述的漏极接头与第一套所述的多个引脚电接触，所述的第一半导体晶片的所述的栅极、漏极和源极接头，与所述的第二半导体晶片的栅极和源极接头设置在所述的第二个对立边上，并与第ニ套所述的多个引脚电接触，其中所述的第一半导体晶片的源极接头与所述的第二半导体晶片的漏极接头电接触。上述的封装，所述的第二边包括第一和第二隔开的表面，所述的第一表面包括一个设置在所述的第二半导体晶片上方的导电金属层，所述的第一半导体晶片的漏极接头面对着所述的第一表面，并接触所述的导电金属层，绝缘材料在所述的第二半导体晶片和所述的导电金属层之间延伸，并使所述的第二半导体晶片与所述的导电金属层绝缘。上述的封装，所述的第二边包括第一和第二隔开的表面，所述的第一表面包括一个设置在所述的第二半导体晶片上方的导电金属层，所述的第一半导体晶片的漏极接头与所述的导电金属层的第一部分叠印并接触，所述的导电金属层的第二部分与所述的第一部分并排在一起，绝缘材料在所述的第二半导体晶片和所述的导电金属层之间延伸，其中所述的第二部分作为导电互联的焊接垫。上述的封装，所述的第二边包括所述的第二半导体晶片的ー个表面，以及所述的第一半导体晶片的第一表面，背离所述的第二半导体晶片的所述的表面，所述的第一半导体晶片的栅极、漏极和源极接头位于所述的第一半导体晶片的所述的第一表面中，其中所述的第一半导体晶片不导电地附着在第二半导体晶片所述的表面上。上述的封装，所述的第二半导体晶片的面积大于所述的第一半导体晶片的面积。本专利技术的ー种晶片堆叠，包括 一个底部晶片； 一个堆积在底部晶片上的顶部晶片；以及 一个设置在底部晶片上的浮动金属层，通过绝缘材料，浮动金属层与底部晶片绝缘，其中浮动金属层不仅作为顶部晶片的导电晶片垫，还作为导电互联的焊接垫。上述的晶片堆叠，底部晶片和顶部晶片均为分立的半导体器。上述的晶片堆叠，底部晶片为一个顶端具有源极、底端具有漏极的第一 M0SFET，其中浮动金属层通过绝缘材料，与所述的第一 MOSFET所述的源极绝缘，顶部晶片为ー个ー侧设置源极、另ー个侧设置漏极的第二 M0SFET，并且所述第二 MOSFET漏极与所述的浮动金属层接触。上述的晶片堆叠，还包括ー个引线框晶片垫，其中底部晶片的漏极附着在引线框晶片垫上，顶部晶片的源极通过导电互联，连接到所述的引线框晶片垫上。上述的晶片堆叠，还包括引线框引脚；以及 第一套导电互联，连接在所述的浮动导电层的焊接垫部分和所述的第一套引线框引脚之间。上述的晶片堆叠，所述的底部晶片为低端M0SFET，所述的顶部晶片为高端MOSFETo上述的晶片堆叠，还包括在底部晶片上方、绝缘材料和一部分浮动金属下方的顶部金属，其中源极金属并不在浮动金属层的焊接垫部分下方。本专利技术的一种半导体封装，包括 第一和第二晶片堆叠，每个堆叠都含有ー个底部晶片，一个顶部晶片；以及一个设置在底部晶片上的浮动金属层，通过绝缘材料，浮动金属层与底部晶片绝缘，其 中浮动金属层不仅作为顶部晶片的导电晶片垫，还作为导电互联的焊接垫，并且其中所述的底部晶片为低端M0SFET，所述的顶部晶片为高端MOSFET。上述的封装，第一和第二晶片堆叠并联在一起。上述的封装，第一和第二晶片堆叠构成一个全桥式电路。本专利技术的ー种堆积两个分立晶片的方法，包括在底部晶片上方制备ー个浮动金属层，通过绝缘材料，浮动金属层与底部晶片电绝缘 将顶部晶片的底部导电连接到浮动金属层；并且 利用浮动金属层，从顶部晶片的底部引出ー个连接。上述的方法，分立的半导体器件为MOSFET。上述的方法，底部晶片为一个顶端具有源极、底端具有漏极的第一 M0SFET，其中浮动金属层通过绝缘材料，与所述的第一 MOSFET所述的源极绝缘，其中顶部晶片为ー个顶端设置源极接头、底端设置漏极接头的第二 M0SFET，所述的第二 MOSFET的所述漏极接头附着到所述的浮动金属层上。上述的方法，还包括将源极接头置于底部晶片上方，使其位于绝缘材料和浮动金属层的第一部分下方，但不在用于焊接导电互联的一部分浮动金属层下方。上述的方法，底部晶片为低端M0SFET，顶部晶片为高端MOSFET。依照本专利技术的ー个方面，ー种多晶片封装，具有多个引脚，并由叠印和焊接在一起的第一和第二半导体晶片构成，定义ー个晶片堆叠。晶片堆叠具有相対的第一和第二个边，每个第一和第二半导体晶片都具有栅极、漏极和源极区域，以及栅极、漏极和源极接头。第一个对边上有第二半导体晶片的漏极接头，漏极接头与第一套多个引脚电接触。第一半导体晶片的栅极、漏极和源极接头，以及第ニ半导体晶片的栅极和源极接头，设置在第二对边上，以出现在不同平面中，与第二套多个引脚电接触。依靠这种结构，无需额外的増加电路的总尺寸，第一和第二半导体晶片的晶片面积就可以达到最大化。依据本专利技术的另ー个实施例，可以在第一和第二半导体晶片的其中一个晶片上，设置ー个浮动金属层，作为晶片垫和焊接垫，用本文档来自技高网...

【技术保护点】

【技术特征摘要】
2009.07.31 US 12/534,0571.ー种晶片堆叠，其特征在于，包括 一个底部晶片； 一个堆积在底部晶片上的顶部晶片；以及 一个设置在底部晶片上的浮动金属层，通过绝缘材料，浮动金属层与底部晶片绝缘，其中浮动金属层不仅作为顶部晶片的导电晶片垫，还作为导电互联的焊接垫。2.如权利要求I所述的晶片堆叠，其特征在于，底部晶片和顶部晶片均为分立的半导体器。3.如权利要求2所述的晶片堆叠，其特征在于，底部晶片为一个顶端具有源极、底端具有漏极的第一 MOSFET，其中浮动金属层通过绝缘材料，与所述的第一 MOSFET所述的源极绝缘，顶部晶片为ー个ー侧设置源极、另ー个侧设置漏极的第二 M0SFET，并且所述第二MOSFET漏极与所述的浮动金属层接触。4.如权利要求3所述的晶片堆叠，其特征在于，还包括ー个引线框晶片垫，其中底部晶片的漏极附着在引线框晶片垫上，顶部晶片的源极通过导电互联，连接到所述的引线框晶片垫上。5.如权利要求4所述的晶片堆叠，其特征在于，还包括引线框引脚；以及 第一套导电互联，连接在所述的浮动导电层的焊接垫部分和所述的第一套引线框引脚之间。6.如权利要求5所述的晶片堆叠，其特征在于，所述的底部晶片为低端M0SFET，所述的顶部晶片为高端M0SFET。7.如权利要求2所述的晶片堆叠，其特征在于，还包括在底部晶片上方、绝缘材料和一部分浮动金属下方的顶部金属，其中源极金属并不在浮动金属层的焊接垫部分下方。8.一种半导体封装，其特征在于，包...

【专利技术属性】
技术研发人员：安荷·叭剌，苏毅，大卫·格雷，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：