本发明专利技术公开一种适用于双倍/单倍数据速率的存储器存取电路，包含一数据写入电路及一第一写入开关电路。该数据写入电路接收一双倍数据速率数据或一单倍数据速率数据，并输出一调整过的双倍数据速率数据的奇数项数据及偶数项数据或一调整过的单倍数据速率数据。该第一写入开关电路当该数据写入电路接收该双倍数据速率数据时，输出该调整过的双倍数据速率数据的奇数项数据至一存储器的奇数区块，及输出该调整过的双倍数据速率数据的偶数项数据至该存储器的偶数区块，以及当该数据写入电路接收该单倍数据速率数据时，输出该调整过的单倍数据速率数据至该存储器的奇数区块或偶数区块。
【技术实现步骤摘要】
本专利技术涉及一种用以对存储器存取数据的电路，尤指一种适用于双倍/单倍数据速率电路的存储器存取电路。
技术介绍
请参照图1A、图IB和图1C，图IA为现有技术说明双倍数据速率电路100的示意图，图IB为说明双倍数据速率电路100写入双倍数据速率数据DDRDl及相对应的掩膜阻隔信号MDDRDl的示意图，图IC为说明双倍数据速率电路100读出双倍数据速率数据DDRD2的示意图。双倍数据速率电路100包含一数据写入电路102、一掩膜信息电路104、一第一奇数项输入寄存器106、一第一偶数项输入寄存器108、一数据读出电路120、一第一奇数项输出寄存器122、一第一偶数项输出寄存器124。如图IB所示，数据写入电路102的第一输入缓冲电路1022接收双倍数据速率数据DDRDl后，萃取出双倍数据速率数据DDRDl的奇数项数据DDRDlO至一第二奇数寄存器1024，以及双倍数据速率数据DDRDl的偶数项数据DDRD1_E 至一第二偶数寄存器10 ，其中奇数项数据DDRD1_0与偶数项数据DDRD1_E的频率为双倍数据速率数据DDRDl的一半，且奇数项数据DDRD1_0与偶数项数据DDRD1_E为相关并排的数据。掩膜信息电路104的第二输入缓冲电路1042接收掩膜阻隔信号MDDRDl后，萃取出对应于双倍数据速率数据DDRDl的奇数项数据DDRD1_0的掩膜阻隔信号MDDRD1_0至一第三奇数寄存器1044，以及对应于双倍数据速率数据DDRDl的偶数项数据DDRD1_E的掩膜阻隔信号MDDRD1_E至一第三偶数寄存器1046。第一奇数项输入寄存器106分别由第二奇数寄存器IOM及第三奇数寄存器1044 接收奇数项数据DDRD1_0及掩膜阻隔信号MDDRD1_0，并根据奇数项数据DDRD1_0及掩膜阻隔信号MDDRD1_0，传送一奇数项数据DDRD1_0，的差动信号01、01B至连接一存储器的奇数区块的二奇数差动总线OB、0ΒΒ，其中掩膜阻隔信号MDDRD1_0用以阻隔奇数项数据DDRD1_ 0中的部分奇数项数据，以产生奇数项数据DDRD1_0’。第一偶数项输入寄存器108分别由第二偶数寄存器10 及第三偶数寄存器1046接收偶数项数据DDRD1_E及掩膜阻隔信号MDDRD1_E，并根据偶数项数据DDRD1_E及掩膜阻隔信号MDDRD1_E，传送一偶数项数据 DDRD1_E’的差动信号E1、E1B至连接存储器的偶数区块的二偶数差动总线EB、EBB，其中掩膜阻隔信号MDDRD1_E用以阻隔偶数项数据DDRDlE中的部分偶数项数据，以产生偶数项数据 DDRD1_E，。如图IC所示，数据读出电路120的奇数排程缓冲器1202接收经第一奇数项输出寄存器122读出并放大的双倍数据速率数据DDRD2的奇数项数据DDRD2_0 ；数据读出电路 120的偶数排程缓冲器1204接收经第一偶数项输出寄存器IM读出并放大的双倍数据速率数据DDRD2的偶数项数据DDRD2_E。数据读出电路120的离线驱动电路1206用以提高奇数项数据DDRD2_0与偶数项数据DDRD2_E的准确性，并输出双倍数据速率数据DDRD2。请参照图2A、图2B和图2C，图2A为现有技术说明单倍数据速率电路200的示意图，图2B为说明单倍数据速率电路200写入单倍数据速率数据SDRDl及相对应的掩膜阻隔信号MSDRDl的示意图，图2C为说明单倍数据速率电路200读出单倍数据速率数据SDRD2 的示意图。单倍数据速率电路200包含一数据写入电路202、一掩膜信息电路204、一第一输入寄存器206、一第一输出寄存器208、一数据读出电路220。如图2B所示，数据写入电路202的第一输入缓冲电路2022接收单倍数据速率数据SDRDl后，储存单倍数据速率数据 SDRDl至一第二输入寄存器20M。掩膜信息电路204的第二输入缓冲电路2042接收掩膜阻隔信号MSDRDl后，储存掩膜阻隔信号MSDRDl至一第三输入寄存器2044。第一输入寄存器206分别由第二输入寄存器20M及第三输入寄存器2044接收单倍数据速率数据SDRDl及掩膜阻隔信号MSDRDl，并根据单倍数据速率数据SDRDl及掩膜阻隔信号MSDRDl，传送一单倍数据速率数据SDRD1，的差动信号S1、S1B至连接一存储器的二差动总线S、SB，其中掩膜阻隔信号MSDRDl用以阻隔单倍数据速率数据SDRDl中的部分数据，以产生单倍数据速率数据SDRD1，。而单倍数据速率数据SDRD1，的差动信号S1、S1B即可经由二差动总线S、SB储存于存储器。如图2C所示，数据读出电路220的排程缓冲器2202接收经第一输出寄存器208 读出并放大的单倍数据速率数据SDRD2’。数据读出电路220的离线驱动电路2206用以提高单倍数据速率数据SDRD2’的准确性，并输出单倍数据速率数据SDRD2。综上所述，在现有技术中，双倍数据速率电路100和单倍数据速率电路200并无法直接共用一存储器。因此，在存储器芯片轻薄短小的趋势下，现有技术将会失去竞争优势。
技术实现思路
本专利技术的一实施例提供一种适用于双倍/单倍数据速率的存储器存取电路。该存储器存取电路包含一数据写入电路及一第一写入开关电路。该数据写入电路用以接收一双倍数据速率数据或一单倍数据速率数据，并输出一调整过的双倍数据速率数据的奇数项数据及偶数项数据或一调整过的单倍数据速率数据；该第一写入开关电路系用以当该数据写入电路接收该双倍数据速率数据时，输出该调整过的双倍数据速率数据的奇数项数据至一存储器的奇数区块，及输出该调整过的双倍数据速率数据的偶数项数据至该存储器的偶数区块，以及当该数据写入电路接收该单倍数据速率数据时，输出该调整过的单倍数据速率数据至该存储器的奇数区块或该存储器的偶数区块。本专利技术所提供的适用于双倍/单倍数据速率的存储器存取电路，该存储器存取电路在写入一双倍数据速率数据及一单倍数据速率数据时，可共用同一存储器。因此，本专利技术可解决在现有技术中，一双倍数据速率电路和一单倍数据速率电路无法共用一存储器的问题。如此，在一存储器芯片轻薄短小的趋势下，本专利技术将具有较现有技术高的竞争优势。附图说明图IA为现有技术说明双倍数据速率电路的示意图；图IB为说明双倍数据速率电路写入双倍数据速率数据及相对应的掩膜信息的示意图；图IC为说明双倍数据速率电路读出双倍数据速率数据的示意图；图2A为现有技术说明单倍数据速率电路的示意图；图2B为说明单倍数据速率电路写入单倍数据速率数据及相对应的掩膜信息的示意〔0016〕图2〔为说明单倍数据速率电路读出单倍数据速率数据的示意〔0017〕图3八为本专利技术的一实施例说明一种双倍丨单倍数据速率电路共存的电路架构的示意〔0018〕图38为说明电路架构写入双倍数据速率数据及相对应的掩膜信息的示意〔0019〕图3〔为说明电路架构写入单倍数据速率数据及相对应的掩膜信息的示意〔0020〕图30为说明当电路架构接收双倍数据速率数据时，第一开关、第二开关、第三开 关、第二开关的状态的示意〔0021〕图32为说明当电路架构接收单倍数据速率数据时，第一开关、第二开关、第三开 关、第二开关的状态的示意〔0022〕图4八为说明电路架构读出双倍数据速率数据的示意〔0023〕图48为本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：胡致晖，张家玮，袁德铭，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：
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