本发明专利技术提供一种非易失性存储器件，包括：第一存储体，所述第一存储体包括多个第一页缓冲器；第二存储体，所述第二存储体包括多个第二页缓冲器；以及地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对第一地址和第二地址计数，并且在第一时刻之后响应于存储体地址对第一地址和第二地址计数，其中，第一页缓冲器的数据是响应于第一地址而顺序地输出的，第二页缓冲器的数据是响应于第二地址而顺序地输出的。
【技术实现步骤摘要】
本专利技术的示例性实施例涉及ー种非易失性存储器件。
技术介绍
当非易失性存储器件执行读取操作吋，数据被顺序地输出。例如，当首先经由输入 /输出焊盘施加读取命令、并施加地址时，从施加的地址对地址计数，并顺序地输出储存在与每个地址相对应的页缓冲器中的数据。这样的读取操作被称作串行读取操作。下面描述非易失性存储器件的串行读取操作。图1图示现有的非易失性存储器件。图1所示的非易失性存储器件包括包括多个第一页缓冲器A1至An的第一存储体 (bank) 110、包括多个第二页缓冲器B1至 的第二存储体120、以及对第一地址ADDKO :A> 和第二地址ADD2<0:A>计数的地址计数器130。下面结合图1来描述非易失性存储器件的操作。首先，当命令锁存使能(CLE)信号被使能为逻辑高电平吋，读取命令被输入至输入/输出焊盘(图1中未示出)。随后，当地址锁存使能(ALE)信号被使能为逻辑高电平时，初始存储体地址BADD_INT、页地址、以及列地址ADD_INT<0:A>被输入至输入/输出焊盘。当加载信号LOAD被使能吋，地址计数器130接收初始存储体地址BADD_INT和列地址 ADD_INT<0:A>。初始存储体地址BADD_INT指定在多存储体操作期间要输出第一存储体110的数据还是要输出第二存储体120的数据。列地址ADD_INT<0:A>指示从存储体110和存储体120的多个页缓冲器A1至An和B1至 中的哪个页缓冲器输出数据。另外，第一地址 ADD1<0:A>的值指定多个第一页缓冲器A1至An中的ー个页缓冲器，第二地址ADD2<0:A>的值指定多个第二页缓冲器Bl至BN中的ー个页缓冲器。随后，由页地址指定的字线WLK被使能。第一存储器阵列111中的与使能的字线 WLK相对应的存储器単元的数据被储存在多个第一页缓冲器A1至An中，第二存储器阵列 121中的与使能的字线WLK相对应的存储器単元的数据被储存在多个第二页缓冲器B1至 中。所述非易失性存储器件在读取操作期间执行多存储体操作，所述多存储体操作是指输出储存在两个或更多个存储体中的数据。为了执行多存储体操作，地址计数器130从命令锁存使能(CLE)信号和地址锁存使能(ALE)信号被共同使能的时刻起对存储体地址 BADD、第一地址ADDKO:A>和第二地址信号ADD2<0:A>计数。下文中，命令锁存使能(CLE) 信号和地址锁存使能(ALE)信号被共同使能的时刻被称为第一时刻。存储体地址BADD的初始值为初始存储体地址BADD_INT，第一地址ADDKO :A>的初始值和第二地址ADD2<0:A> 的初始值均为列地址ADD_INT<0:A>。存储体地址BADD在时钟CLK的上升边沿被计数。储存在起始的第一页缓冲器 A3与终止的第一页缓冲器Aim之间的第一页缓冲器中的数据在存储体地址BADD的上升边沿被順序地输出，所述起始的第一页缓冲器A3和终止的第一页缓冲器Aim是在第一地址ADD 1 <0A>被计数时由列地址ADD_INT<0A>来指定的。储存在起始的第二页缓冲器 B3与终止的第二页缓冲器Bim之间的第二页缓冲器中的数据在存储体地址BADD的下降边沿被順序地输出，所述起始的第二页缓冲器も和终止的第二页缓冲器Bim是在第二地址 ADD2<0:A>被计数时由列地址ADD_INT<0:A>来指定的。在现有的非易失性存储器件中，输出的数据被储存在多个管道锁存器(pipe latch)(图1未示出)中，并经由输入/输出焊盘而输出到非易失性存储器件外部的电路。图2是说明现有的非易失性存储器件的操作的波形图。在经由输入/输出焊盘输入命令和地址之后，执行读取操作的时段从“W/R#”信号的下降边沿201开始。这里，当“W/R#”信号为逻辑低电平吋，意味着是执行读取操作的时段，而当“W/R#”信号为逻辑高电平吋，意味着是执行写入操作的时段。在执行读取操作的时段中，时钟CLK在第一时刻202之后被使能。地址计数器130 在时钟CLK的上升边沿对存储体地址BADD计数。而且，地址计数器130在存储体地址BADD 的上升边沿203对第一地址ADDKO :A>计数，并且地址计数器130在存储体地址BADD的下降边沿204对第二地址ADD2<0:A>计数。这里，时钟CLK是通过将源时钟SCLK反相并将时钟CLK使能指定的持续时间而产生的。时钟CLK响应于在锁存禁止时刻205被设定为逻辑低电平的命令锁存使能(CLE) 信号和地址锁存使能(ALE)信号而被禁止，并且存储体地址BADD、第一地址ADD1<0:A>和第 ニ地址ADD2<0:A>的计数操作终止。图2示出当存储体地址BADD_INT为“0”且列地址ADD_INT<0 A>为“ 10001 ”时的操作。初始存储体地址BADD_INT从“0”开始并在“0”与“ 1”之间切換。第一地址ADDKO:A> 和第二地址ADD2<0 A>从“ 10001 ”起计数到“ 10100 ”。随着非易失性存储器件的操作速率变得更快，从页缓冲器快速输出数据变得重要。如果将数据预储存在管道锁存器中，可以执行快速的输出操作。在第一时刻202，存储体地址BADD的值必须与初始存储体地址BADD_INT相同。如果在第一时刻202存储体地址BADD的值与初始存储体地址BADD_INT不同，则将从管道锁存器输出的数据输出到输入/输出焊盘的顺序会变得不同。然而，当时钟CLK的ー个周期比“tWRCK”长时，时钟CLK的上升边沿在“tWRCK”时段内出现一次，所述“tWRCK”是基于ONFI规范的值。因此，存储体地址BADD切換一次，于是存储体地址BADD的值变得与初始存储体地址BADD_INT不同。因此，根据现有技木，在第一时刻202之前不能对存储体地址BADD计数，也不能对在存储体地址BADD的上升边沿和下降边沿计数的第一地址ADD1<0:A>和第二地址 ADD2<0:A>计数。结果是，在第一时刻之前不能将数据储存到管道锁存器中。因此，在高速操作期间可能出现错误。在本文中，“ tWRCK”是指从源时钟SCLK在“W/R#”信号转变为逻辑低电平之后的第一个上升边沿到源时钟SCLK在命令锁存使能(CLE)信号和地址锁存使能(ALE)信号转变为逻辑高电平之后的第一上升边沿的时间。
技术实现思路
本专利技术的实施例涉及ー种非易失性存储器件，在当执行读取操作的时间段开始吋，所述非易失性存储器件可以通过在第一时刻之前对地址计数并在第一时刻之前输出页缓冲器的数据，来执行高速操作。根据本专利技术的一个实施例，一种非易失性存储器件包括第一存储体，所述第一存储体包括多个第一页缓冲器；第二存储体，所述第二存储体包括多个第二页缓冲器；以及地址计数器，所述地址计数器被配置为在执行读取操作的时段内在第一时刻之前响应于时钟对第一地址和第二地址计数，并且在第一时刻之后响应于存储体地址对第一地址和第二地址计数，其中，第一页缓冲器的本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：金珉秀，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：
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