本发明专利技术公开了半导体组件，其包括一具有一第一导电类型的半导体基底、至少一高侧晶体管组件以及至少一低侧晶体管组件。高侧晶体管组件包括一具有一第二导电类型的高侧基体掺杂区、一具有第一导电类型的高侧源极掺杂区以及一具有第一导电类型的漏极掺杂区。高侧基体掺杂区设于半导体基底内，且高侧源极掺杂区与漏极掺杂区设于高侧基体掺杂区内。高侧源极掺杂区电性连接半导体基底，且半导体基底作为低侧晶体管组件的一漏极。借此，可增加高侧晶体管组件与低侧晶体管组件的大小，进而降低电源转换的功率损耗。
【技术实现步骤摘要】
本专利技术涉及一种半导体组件及其封装结构，尤指一种整合转换器的半导体组件及其封装结构。
技术介绍
电子装置通常包含有不同的组件，每一组件所需的操作电压可能都不同。因此，在电子装置中，需要通过直流对直流电压转换电路，来达到电压准位的调节(升压或降压)， 并使之稳定在所设定的电压数值。依不同的电源需求，可延伸出许多不同型态的直流对直流电压转换器，但其皆源自于降压式转换器(Buck/St印Down Converter)及升压式转换器 (Boost/Step Up Converter)。公知降压转换器是由一高侧N型金属氧化物半导体场效晶体管(high sideNMOSFET)组件以及一低侧N型金属氧化物半导体场效晶体管(low sideNMOSFET)组件所构成。并且，为了使高侧NM0SFET组件与低侧NM0SFET组件可电性连接至电路板上，一般需封装至同一封装结构中。请参考图1，图1为公知降压转换器封装结构示意图。如图1所示，公知降压转换器封装结构10包括一导线架12、一高侧NM0SFET组件14、一低侧NM0SFET组件16、一肖特基二极管(Schottky diode) 18以及一封装胶体20。导线架12包括一第一导脚12a、一第二导脚12b、一第三导脚12c、一第四导脚12d、一第五导脚12e、一第六导脚12f、一第七导脚 12g、一第八导脚12h、一第一芯片承座12i以及一第二芯片承座12j。第一导脚12a以及第二导脚12b与第一芯片承座12i连接在一起，且第五导脚12e、第六导脚12f以及第七导脚 12g与第二芯片承座12j连接在一起。高侧NM0SFET组件14设于第一芯片承座12i上，使高侧NM0SFET组件14的漏极电性连接至第一芯片承座12i，且高侧NM0SFET组件14的源极14b以及栅极14c分别通过金线22电性连接至第七导脚12g以及第八导脚12h。此外， 低侧NM0SFET组件16与肖特基二极管18设于第二芯片承座12 j上，使低侧NM0SFET组件 16的漏极与肖特基二极管18的N型端电性连接至第二芯片承座12 j，且低侧NM0SFET组件 16的源极16b通过金线22电性连接肖特基二极管18的P型端以及第四导脚12d，而低侧 NM0SFET组件16的栅极16c则通过金线22电性连接至第三导脚12c。因此，第一导脚12a 与第二导脚12b即代表高侧NM0SFET组件14的漏极，且第三导脚12c代表低侧NM0SFET组件16的栅极16c。第四导脚12d代表低侧NM0SFET组件16的源极16b，且第五导脚12e、第六导脚12f以及第七导脚12g代表高侧NM0SFET组件14的源极14b以及低侧NM0SFET组件16的漏极。第八导脚12h代表高侧NM0SFET组件14的栅极14c。于公知降压转换器封装结构10中，由于高侧NM0SFET组件14的漏极与低侧 NM0SFET组件16的漏极皆位于组件芯片的下表面，因此导线架12需具有彼此电性隔离的第一芯片承座12i与第二芯片承座12j，用以分别设置高侧NM0SFET组件14以及低侧NM0SFET 组件16，才能避免高侧NM0SFET组件14的漏极与低侧NM0SFET组件16的漏极电性连接。 如此一来，第一芯片承座12i与第二芯片承座12 j之间需具有一定距离的间隙，一般为250微米，并且高侧NM0SFET组件14距离第一芯片承座12i边缘的宽度以及低侧NM0SFET组件 16距离第二芯片承座12j边缘的宽度皆亦须约略为250微米，以避免于设置高侧NM0SFET 组件14与低侧NM0SFET组件16时，高侧NM0SFET组件14与低侧NM0SFET组件16的位置分别超出第一芯片承座12i与第二芯片承座12j。由此可知，高侧NM0SFET组件14与低侧NM0SFET组件16的间距至少需750微米。 于固定封装结构的大小时，高侧NM0SFET组件14与低侧NM0SFET组件16的大小因而会随之被限制住。借此，高侧NM0SFET组件14的漏极与源极14b之间与低侧NM0SFET组件16 的漏极与源极16b之间的开启电阻会受到组件芯片的缩小而相对应增加，进而增加电压转换的功率损失。并且，在公知降压转换器封装结构10中，高侧NM0SFET组件14的源极14b电性连接至低侧NM0SFET组件16的漏极，因此为了达到此目的，公知降压转换器封装结构10须利用金线将高侧NM0SFET组件14的源极14b电性连接至第七导脚12g，并通过第七导脚12g 与第二芯片承座12 j连接在一起，才能使高侧NM0SFET组件14的源极14b电性连接至低侧 NM0SFET组件16的漏极。因此，高侧NM0SFET组件14的源极14b与低侧NM0SFET组件16 的漏极之间的电阻亦会受到传递路径的限制，因而亦造成电压转换的功率损失。因此，降低公知降压转换器的封装结构中所产生的功率损失实为业界极力改善的目标。
技术实现思路
本专利技术的主要目的在于提供一种整合转换器的半导体组件及其封装结构，以降低转换器的封装结构中所产生的功率损失。为达上述的目的，本专利技术提供一种整合转换器的半导体组件。半导体组件包括一半导体基底、至少一高侧晶体管组件、一高侧漏极金属层、一高侧栅极金属层、一共同金属层、至少一低侧晶体管组件、一低侧源极金属层、一低侧栅极金属层以及一第一层间介电层。半导体基底定义有一高侧晶体管组件区以及一低侧晶体管组件区，且半导体基底具有一第一导电类型。高侧晶体管组件设于高侧晶体管组件区内，且高侧晶体管组件包括一高侧基体掺杂区、一轻漏极掺杂区、一漏极掺杂区、一高侧源极掺杂区以及一高侧栅极导电层。高侧基体掺杂区设于高侧晶体管组件区的半导体基底内，且高侧基体掺杂区具有一第二导电类型。轻漏极掺杂区设于高侧基体掺杂区内，且轻漏极掺杂区具有第一导电类型。 漏极掺杂区设于轻漏极掺杂区内，且漏极掺杂区具有第一导电类型。高侧源极掺杂区设于轻漏极掺杂区一侧的高侧基体掺杂区内，且高侧源极掺杂区具有第一导电类型。高侧栅极导电层设于轻漏极掺杂区与高侧源极掺杂区之间的高侧基体掺杂区上。高侧漏极金属层设于高侧晶体管组件区的半导体基底上，且电性连接漏极掺杂区。高侧栅极金属层设于高侧晶体管组件区的半导体基底上，且电性连接至高侧栅极导电层。共同金属层设于半导体基底下，且电性连接高侧源极掺杂区与半导体基底。低侧晶体管组件设于低侧晶体管组件区内，且低侧晶体管组件具有一栅极、一源极以及一漏极，其中半导体基底作为低侧晶体管组件的漏极。低侧源极金属层设于低侧晶体管组件区的半导体基底上，且电性连接低侧晶体管组件的源极。低侧栅极金属层设于低侧晶体管组件的半导体基底上，且电性连接低侧晶体管组件的栅极。第一层间介电层设于半导体基底与高侧漏极金属层以及低侧源极金属层之间。为达上述的目的，本专利技术提供一种整合转换器的半导体组件封装结构。半导体组件封装结构包括一导线架、一半导体组件以及一封装体。导线架包括一芯片承座、一第一导脚、一第二导脚、一第三导脚、一第四导脚、一第五导脚、一第六导脚、一第七导脚以及一第八导脚。芯片承座具有一第一侧以及一相对于第一侧的第二侧。第一导脚、第二导脚、第三导脚以及第四导脚设于芯片承座的第一侧，且第三导脚与第四导脚电性本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：林伟捷，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：
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