本发明专利技术公开了一种非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法，可增大浮置—控制栅极间的电容，该非易失性半导体存储器晶体管具备：岛状半导体，从硅衬底侧依序形成源极区域、沟道区域及漏极区域；浮置栅极，以包围沟道区域的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，连接于控制栅极且朝既定方向延伸。浮置栅极分别延伸至控制栅极的下方与上方区域及控制栅极线的下方区域且在浮置栅极与控制栅极的上表面、下表面及内侧面间、及浮置栅极的延伸至控制栅极线的下方区域的部分与控制栅极线间分别介设配置多晶硅层间绝缘膜。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
已知有一种具有控制栅极与电荷蓄积层，且利用热电子(hot electron)或傅勒一诺德翰O^owler-Nordheim)电流等来进行将电荷注入至电荷蓄积层的快闪存储器(flash memory)。此存储器单元(cell)利用阈值电压因为电荷蓄积层的电荷蓄积状态而相异的情形来存储“ 1”或“ 0，，的单位数据。为了以良好效率进行将电子注入至电荷蓄积层与从电荷蓄积层释出电子，即以良好效率进行单位数据的写入与擦除，浮置栅极与控制栅极之间的电容耦合的关系极为重要。浮置栅极与控制栅极间的电容愈大，则愈可有效地将控制栅极的电位传递至浮置栅极， 借此，即易于进行写入、擦除。为了增大浮置栅极与控制栅极间的电容，已提出一种如图50所示的三向控制栅极环绕式栅极晶体管快闪存储器单元(Tri-Control Gate Surrounding Gate Transistor (TCG-SGT)Flash Memory Cell，参照例如非专利文献 1)。此 TCG-SGT 快闪存储器单元的控制栅极，具有除覆盖浮置栅极的侧面外，尚且覆盖浮置栅极的上表面、下表面的构造，因此可将浮置栅极与控制栅极间的电容增大，而易于进行写入、擦除。非专禾Ij 文献 1 ；Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka，“一种用于快闪存储器的新型三向控制栅极环绕式栅极晶体管非易失性存储单兀(A novel tri-control gate surrounding gate transistor(TCG-SGT)nonvolatile memory cell for flash memory)“,固态电子学(Solid-State Electronics), Vol. 50, No. 6,pp.924-928, June 2006。
技术实现思路
(专利技术所欲解决的问题)然而，若要以图50所示的TCG-SGT快闪存储器单元来增大浮置栅极与控制栅极间的电容，需将浮置栅极增厚。当浮置栅极膜厚变薄时，就难以将浮置栅极与控制栅极间的电容增大。鉴于现有技术中存在的问题，本专利技术的目的在提供一种可增大浮置栅极与控制栅极间的电容的具有使用岛状半导体的构造的。(解决问题的手段)为了达成所述目的，本专利技术的第1实施方式的非易失性半导体存储器晶体管的特征为具备岛状半导体，从衬底侧依序形成有源极区域、沟道(channel)区域及漏极区域；浮置栅极，以包围所述沟道区域的外周的方式使隧穿绝缘膜介设(指介于两者之间)配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间(interpoly)绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；所述浮置栅极分别延伸至所述控制栅极的下方区域及上方区域、以及所述控制栅极线的下方区域；在所述浮置栅极与所述控制栅极的上表面、下表面及内侧面之间，介设配置有多晶硅层间绝缘膜；所述浮置栅极于延伸至所述控制栅极线的下方区域的部分与所述控制栅极线之间，介设配置有多晶硅层间绝缘膜。此外，优选为还具备以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述隧穿绝缘膜及多晶硅层间绝缘膜的至少一方还厚的第1绝缘膜。此外，为了达成所述目的，本专利技术的第2实施方式为一种非易失性半导体存储器的制造方法，该非易失性半导体存储器具备浮置栅极，以包围岛状半导体的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使第2绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；该制造方法包括以下步骤在形成于衬底的既定位置的源极线上形成多个所述岛状半导体的步骤；在相邻接的所述岛状半导体之间与所述源极线上形成第1绝缘膜的步骤；通过沉积导电性材料于所述第1绝缘膜上而形成浮置栅极膜的步骤；在所述浮置栅极膜上，形成具有沟的阻剂(resist)的步骤，该沟在相对于所述控制栅极线所延伸的既定方向朝正交的方向延伸；使用所述阻剂，将所述浮置栅极膜在所述沟的下方区域且为所述第1绝缘膜的上方通过蚀刻予以分离，且依各所述岛状半导体形成浮置栅极的步骤；在所述浮置栅极上形成所述第2绝缘膜的步骤；在所述第2绝缘膜上形成包围所述岛状半导体的外周的控制栅极的步骤；形成所述控制栅极线的步骤，该控制栅极线用以连接相邻接的所述岛状半导体的所述控制栅极彼此；以及以所述控制栅极与所述浮置栅极将所述第2绝缘膜夹在其间且于上下方向重叠的方式将所述浮置栅极予以蚀刻的步骤。(专利技术效果)依据本专利技术，可提供一种可增大浮置栅极与控制栅极间的电容的具有使用岛状半导体的构造的。附图说明图1为显示本专利技术的实施例的非易失性半导体存储器晶体管的主要部分的剖面图。图2A为本专利技术的实施例的非易失性半导体存储器的平面图，图2B为图2A的 X-X'线的剖面图，图2C为图2A的Y-Y'线的剖面图。图3A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图:3B为图3A的X-X'线的剖面图，图3C为图3A的Y-Y'线的剖面图。图4A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图4B为图4A的X-X'线的剖面图，图4C为图4A的Y-Y'线的剖面图。图5A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图5B为图5A的X-X'线的剖面图，图5C为图5A的Y-Y'线的剖面图。图6A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图6B为图6A的X-X'线的剖面图，图6C为图6A的Y-Y'线的剖面图。图7A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图7B为图7A的X-X'线的剖面图，图7C为图7A的Y-Y'线的剖面图。图8A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图8B为图线的剖面图，图8C为图线的剖面图。图9A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图9B为图9A的X-X'线的剖面图，图9C为图9A的Y-Y'线的剖面图。图IOA为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图IOB为图IOA的X-X'线的剖面图，图IOC为图IOA的Y-Y'线的剖面图。图IlA为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图IlB为图IlA的X-X'线的剖面图，图IlC为图IlA的Y-Y'线的剖面图。图12A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图12B为图12A的X-X'线的剖面图，图12C为图12A的Y-Y'线的剖面图。图13A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图13B为图13A的X-X'线的剖面图，图13C为图13A的Y-Y'线的剖面图。图14A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图14B为图14A的X-X'线的剖面图，图14C为图14A的Y-Y'线的剖面图。图15A为用以说明本专利技术的实施例的非易失性半导体存储器的制造方法的平面图，图15B为图15A的X-X'线的剖面图，图15C为图15A的Y-Y本文档来自技高网...
【技术保护点】
１．一种非易失性半导体存储器晶体管，其特征在于，具备：岛状半导体，从衬底侧依序形成有源极区域、沟道区域及漏极区域；浮置栅极，以包围所述沟道区域的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；所述浮置栅极分别延伸至所述控制栅极的下方区域与上方区域、以及所述控制栅极线的下方区域；在所述浮置栅极与所述控制栅极的上表面、下表面及内侧面之间介设配置有多晶硅层间绝缘膜；所述浮置栅极于延伸至所述控制栅极线的下方区域的部分与所述控制栅极线之间介设配置有多晶硅层间绝缘膜。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，
申请(专利权)人：新加坡优尼山帝斯电子私人有限公司，
类型：发明
国别省市：SG
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