一种半导体器件及其制造方法技术

本发明专利技术提供一种制造半导体器件的方法及半导体器件。其中，该方法包括：提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行金属填充以形成源极区和漏极区。半导体器件包括：衬底，在衬底上的栅堆叠，覆盖所述器件的内层介电层，在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽，以及在凹槽中形成的金属扩散阻挡层和金属填充物。通过本发明专利技术不仅可以减小MOS器件中源/漏极的寄生电阻并增强源/漏极对沟道的应力，还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。

【技术实现步骤摘要】

本专利技术通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种结合嵌入式金属源极/漏极技术和低肖特基势垒源极/漏极技术的半导体器件及其制造方法。
技术介绍
目前，针对源极/漏极工程的研究包括，超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术及抬升源/漏技术等。其中，超浅低阻PN结源/漏技术对加工工艺要求很高，不仅需要低能离子注入来实现超浅低阻源/漏极，而且还要承受1000度左右的高温退火实现掺杂离子激活。高温下的退火工艺不仅会对高k栅介质和金属栅的可靠性产生影响，而且还很容易造成由于离子扩散引起的源极和漏极贯通等问题。另一方面，针对低肖特基势垒金属源/漏极技术，如何在减小源/漏极电阻的情况下降低肖特基势垒高度也是一个很大的挑战。目前，通常的做法是在源/漏极处的半导体衬底上淀积一层金属层，如Ni和NiPt合金，之后通过退火工艺使金属层和半导体衬底反应生成金属硅化物，如NiSi和NiPtSi等。在此基础上，通过离子注入和杂质分凝的方法进行肖特基势垒的调控。该方法需要精细的工艺条件，不仅对淀积金属的厚度、退火时间和温度等参数有很大的要求，而且对金属在沟道方向的扩散控制问题也提出本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：１０１．提供衬底；１０２．在衬底上形成栅堆叠；１０３．覆盖所述器件形成内层介电层；１０４．对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；１０５．在凹槽内沉积形成金属扩散阻挡层；１０６．对凹槽进行进行金属填充以形成源极区和漏极区。

【技术特征摘要】

【专利技术属性】
技术研发人员：王文武，马雪丽，欧文，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11