一种半导体器件及其制造方法技术

一种半导体器件及其制造方法，所述方法在形成栅堆叠后，在NMOS区域的第一栅堆叠上形成第一侧墙缓冲层；然后在PMOS区域的第二栅堆叠上形成第二侧墙；其中第一侧墙缓冲层由氮化物或氧化物材料形成，第二侧墙由低k介质材料形成；然后在氧环境中进行高温退火，以使氧气环境中的氧原子通过所述第二侧墙扩散到所述第二栅堆叠的高k栅介质层中，而第一侧墙缓冲层阻挡氧原子扩散至第一栅堆叠中。本发明专利技术的实施例可以用于CMOS器件工艺或相关领域的半导体工艺。

【技术实现步骤摘要】

本专利技术通常涉及，具体来说，涉及一种可以降低高k 栅介质/金属栅器件的PMOS阈值电压的器件及其制造方法。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22 纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k栅介质/金属栅”技术为核心的CMOS 器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。对于将高k栅介质材料和金属栅集成在一起的器件，实现了具有高迁移率沟道的晶体管，但是由于在集成中的高温处理，使金属和高k绝缘材料交界面的性质发生改变，引起了高k栅介质材料中的氧空位，这使PMOS的阈值电压升高，进而降低了器件的可靠性，如何有效控制PMOS阈值电压是“高k栅介质/金属栅”器件的首要问题。目前降低“高k栅介质 /金属栅”器件PMOS阈值电压的一种方法是氧扩散的方法(Symposium on VLSItechnology Digest of Technical Papers，2009，P42_43)，该方法是将侧墙去除后，从高k/金属栅的侧壁扩散氧到高k栅介质材料中，但这种方法需要将侧墙去除，去除侧墙在工艺上比较难控制， 会对栅介质层、栅电极以及源/漏区衬底等造成损伤，进而影响器件的性能。因此，需要提出一种能够降低PMOS器件的阈值电压，且不会对器件造成损伤的制造半导体器件的方法及其器件结构。
技术实现思路
鉴于上述问题，本专利技术提供了一种制造所述半导体器件的方法，所述方法包括提供具有相互隔离的NMOS区域和PMOS区域的半导体衬底；在所述NMOS区域上形成第一栅堆叠，以及在所述PMOS区域上形成第二栅堆叠，其中所述第一栅堆叠和第二栅堆叠包括高k 栅介质层和金属栅电极；在所述第一栅堆叠侧壁形成第一侧墙缓冲层，并在所述第一侧墙缓冲层的侧壁形成第一侧墙，以及在所述第二栅堆叠的侧壁形成第二侧墙，其中所述第二侧墙采用低k介质材料形成；在所述NMOS区域和PMOS区域上分别形成相应的源/漏区后， 对所述器件在氧气环境进行退火，以使氧气环境中的氧原子通过所述第二侧墙扩散到所述第二栅堆叠的高k栅介质层中。在上述方案的基础上，优选地其中所述第一侧墙缓冲层由氮化物或氧化物形成， 形成所述第二侧墙的低k介质材料可以包括SiC0H、SiO或SiCO。本专利技术还提供了由以上方法制造的器件，所述器件包括具有相互隔离的NMOS区域和PMOS区域的半导体衬底；形成于所述NMOS区域和PMOS区域的源/漏区；形成于所述 NMOS区域的源/漏区之间的第一栅堆叠，以及形成于所述PMOS区域的源/漏区之间的第二栅堆叠，其中所述第一栅堆叠和第二栅堆叠包括高k栅介质层和金属栅电极；以及形成于所述第一栅堆叠的侧壁的第一侧墙缓冲层，形成于所述第一侧墙缓冲层的侧壁的第一侧墙，形成于所述第二栅堆叠的侧壁的第二侧墙，其中所述第二侧墙采用低k介质材料形成， 所述第二侧墙充当氧原子扩散至第二栅堆叠的高k栅介质层中的通道。在上述方案的基础上，优选地其中所述第一侧墙缓冲层由氮化物或氧化物形成， 形成所述第二侧墙的低k介质材料可以包括SiC0H、SiO或SiCO。通过采用本专利技术所述的器件结构及制造方法，不仅可以使氧原子扩散至PMOS所在的高k栅介质层中，进而降低PMOS器件的阈值电压，且不影响NMOS器件的阈值电压，而且还可以避免传统工艺去除PMOS侧墙时对栅极及衬底的损伤，从而有效提高器件的整体性能。附图说明图1示出了根据本专利技术的第一实施例的半导体器件的制造方法的流程图；图2-7示出了根据本专利技术的第一实施例的半导体器件各个制造阶段的结构示意具体实施例方式本专利技术通常涉及半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。根据本专利技术的第一实施例，参考图1，图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图。在步骤101，提供具有NMOS区域201和PMOS区域202的半导体衬底200，其中所述NMOS区域201与PMOS区域202相互隔离，参考图2。在本实施例中，衬底 200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi, GaAs, InP、SiC或金刚石等。根据现有技术公知的设计要求(例如ρ型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在步骤102，在所述NMOS区域201上形成第一栅堆叠300，在所述PMOS区域上形成第二栅堆叠400，如图2所示。其中所述第一栅堆叠300和第二栅堆叠400可以为包括高 k栅介质层和金属栅电极的任一多层栅堆叠结构。在本实施例中，在半导体衬底200上依次沉积HfO2作为高k栅介质层、TiN作为金属栅电极以及多晶硅层，而后利用干法或湿法刻蚀技术将其图形化，分别形成属于NMOS区域201的包括高k栅介质层204、金属栅电极208 和多晶硅层212的第一栅堆叠300，属于PMOS区域202的包括高k栅介质层206、金属栅电极210和多晶硅层214的第二栅堆叠400，如图2所示，这仅仅是作为示例，不局限于此，所述第一栅堆叠300和第二栅堆叠400还可以是包括高k栅介质层和金属栅电极的其他多层栅堆叠结构。所述高k栅介质层204、206为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料例子包括例如铪基材料，如Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0，其组合或者其它适当的材料。所述金属栅电极的材料可以是但不限于TiN、 TaN, Ta2C, HfN, HfC、TiC、Mo、Ru及其组合。所述栅堆叠的沉积可以使用例如化学气相沉积 (CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。在步骤103，在所述第一栅堆叠300的侧壁形成第一侧墙缓冲层216，如图6所示。具体来说，首先在所述器件上沉积氮化物或氧化物材料215，例如Si3N4、SiO2等， 如图3所示，然后使用RIE的方法图形化所述氮化物或氧化物材料215，形成属于NMOS区域 201的第一侧墙缓冲层216和属于PMOS区域202的第二侧墙缓冲层218，如图4所示。特别地，在形成第一216和第二侧墙缓冲层218后，本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：提供具有相互隔离的ＮＭＯＳ区域和ＰＭＯＳ区域的半导体衬底；在所述ＮＭＯＳ区域上形成第一栅堆叠，以及在所述ＰＭＯＳ区域上形成第二栅堆叠，其中所述第一栅堆叠和第二栅堆叠包括高ｋ栅介质层和金属栅电极；在所述第一栅堆叠侧壁形成第一侧墙缓冲层，并在所述第一侧墙缓冲层的侧壁形成第一侧墙，以及在所述第二栅堆叠的侧壁形成第二侧墙，其中所述第二侧墙采用低ｋ介质材料形成；在所述ＮＭＯＳ区域和ＰＭＯＳ区域上分别形成相应的源／漏区后，对所述器件在氧气环境进行退火，以使氧气环境中的氧原子通过所述第二侧墙扩散到所述第二栅堆叠的高ｋ栅介质层中。

【技术特征摘要】

【专利技术属性】
技术研发人员：骆志炯，朱慧珑，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11