公开了一种半导体器件及其制造方法，该半导体器件制造方法包括：在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极；以栅极为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内栅极的第一侧形成低浓度源极区域，在所述半导体衬底内栅极的第二侧的漏极杂质区域中形成低浓度漏极区域。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
近来，存在有对移动电话、无线通信终端设备等进一步集成、尺寸减小以及成本降低等的需求。据此，在同一半导体衬底上安装有核心部件(core portion)、输入/输出电路以及功率放大器电路等的半导体器件已引起人们的关注。核心部件或输入/输出电路部件的晶体管可由一般的CMOS工艺形成。另一方面，可将大约三倍于栅极偏置电压的电压施加于用于功率放大器电路末级 (final stage)等的晶体管。因此，对于功率放大器电路末级等用到的晶体管需要有安全的、足够的耐受电压。然而，存在一个问题，如果将具有显著不同耐受电压的多个晶体管安装到同一衬底上，则会导致工艺数量增多。日本特许专利公开号特开平6-310717、日本特许专利公开号2002-270825、美国特许专利公开号2007/02U838等公开了相关技术。
技术实现思路
根据本专利技术的一个方案，提供了一种半导体器件制造方法，包括在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极(gate electrode)；以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成低浓度源极区域，并在所述半导体衬底内所述栅极的第二侧的漏极杂质区域中形成低浓度漏极区域。本专利技术的目的和优点通过权利要求中特别指出的元件及组合来实现和获得。应当理解，前述的大致描述以及接下来的细致描述均是示例性和说明性的，并不用于限制如权利要求所请求保护的本专利技术。附图说明图IA和图IB是示出根据实施例一的半导体器件的剖视图。图2A和图2B是分别示出高耐受电压晶体管形成区域的平面图和剖视图。图3A到图16B是示出根据实施例一的半导体器件制造方法的工艺剖视图。图17是示出晶体管耐受电压的图。图18是示出根据比较例二的晶体管的剖视图。图19是示出晶体管耐受电压的比较结果的图。图20A和图20B是分别示出根据实施例一的变形例(部分1)的半导体器件的平面图和剖视图。图21A和图21B是分别示出根据实施例一的变形例(部分2)的半导体器件的平面图和剖视图。图22A和图22B是示出根据实施例一的变形例(部分幻的半导体器件的剖视图。图23A和图2 是示出根据实施例一的变形例(部分4)的半导体器件的剖视图。图24A和图24B是示出根据实施例一的变形例(部分5)的半导体器件的剖视图。图25A和图25B是示出根据实施例一的变形例(部分6)的半导体器件的剖视图。图26A和图26B是示出根据实施例一的变形例(部分7)的半导体器件的剖视图。图27A和图27B是示出根据实施例一的变形例(部分8)的半导体器件的剖视图。图28A和图28B是示出根据实施例一的变形例(部分9)的半导体器件的剖视图。图29A和图29B是示出根据实施例一的变形例(部分10)的半导体器件的剖视图。图30A和图30B是示出根据实施例一的变形例(部分11)的半导体器件的剖视图。图31A和图31B是示出根据实施例一的变形例(部分12)的半导体器件的剖视图。图32A和图32B是示出根据实施例一的变形例(部分1 的半导体器件的剖视图。图33A和图3 是示出根据实施例一的变形例(部分14)的半导体器件的剖视图。图34A和图34B是示出根据实施例一的变形例(部分15)的半导体器件的剖视图。图35A和图35B是示出根据实施例一的变形例(部分16)的半导体器件的剖视图。图36A和图36B是示出根据实施例二的半导体器件的剖视图。图37A到图39B是示出根据实施例二的半导体器件制造方法的工艺剖视图。图40是示出高耐受电压晶体管的导通电阻和耐受电压的图。图41A和图41B是示出根据实施例三的半导体器件的剖视图。图42A到图4 是示出根据实施例三的半导体器件制造方法的工艺剖视图。图44A到图57B是示出根据参考例的半导体器件制造方法的工艺剖视图。具体实施例方式参考图44A到图57B描述根据参考例的半导体器件制造方法。图44A到图57B是示出根据参考例的半导体器件制造方法的工艺剖视图。图44A到图57B中，带有A的附图的左侧(图44A、图45A、图46A等)示出形成核心部件晶体管的区域(核心晶体管形成区域)202。图44A到图57B中，带有A的附图中右侧空间示出形成输入/输出电路的晶体管的区域(输入/输出晶体管形成区域)204。图44A到图57B中，带B的附图(图44B、图 45B、图46B等)示出形成功率放大器电路的区域(功率放大器电路形成区域)206。图44A 到图57B中，带有B的附图中左侧空间示出形成功率放大器电路前级的晶体管(前级晶体管)的区域(前级晶体管形成区域)206A。图44A到图57B中，带有B的附图中右侧空间示出形成用于功率放大器电路末级的高耐受电压晶体管的区域(高耐受电压晶体管形成区域)206B。首先，如图44A和图44B所示，形成用于确定芯片区域的芯片分离区域212，例如通过STI (浅沟槽隔离)方法。接下来，如图45A和图45B所示，以形成有开口部沈2的光致抗蚀剂膜260作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成P型阱21 到 214d。随后，通过灰化(ashing)剥离光致抗蚀剂膜沈0。接下来，如图46A和图46B所示，以形成有开口部266的光致抗蚀剂膜264作为掩模，通过离子注入技术将N型掺杂杂质引入半导体衬底210中，从而形成N型扩散层216。 因此，形成N型扩散层216从而包围P型阱21 到214d的侧部。随后，通过灰化剥离光致抗蚀剂膜264。接下来，如图47A和图47B所示，以形成有开口部270的光致抗蚀剂膜268作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成沟道掺杂层222b 到222d。随后，通过灰化剥离光致抗蚀剂膜沈8。接下来，如图48A和图48B所示，以形成有开口部274的光致抗蚀剂膜272作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成沟道掺杂层22加。 随后，通过灰化剥离光致抗蚀剂膜272。接下来，在整个表面上形成光致抗蚀剂膜273，例如，通过旋转涂覆方法。接下来，使用光刻技术使光致抗蚀剂膜273图案化。这样，在光致抗蚀剂膜273上形成了用于形成高耐受电压晶体管MOd的低浓度漏极区域229的开口部275(参见图49A 和图49B)。接下来，以光致抗蚀剂膜273作为掩模，例如，通过离子注入技术将N型掺杂杂质引入半导体衬底210中，从而形成N型低浓度漏极区域229。当形成低浓度漏极区域229 时，低浓度漏极区域2 被形成为使得在低浓度漏极区域2 的边缘部(edge portion)与高浓度漏极区域23 的边缘部之间确保足够大的距离(参见图55A与图55B)。低浓度漏极区域229的边缘部与高浓度漏极区域23 的边缘部之间的距离被设置得足够大的原因是为了平缓(moderate)高耐受电压晶体管MO的漏极侧的杂质分布(impurityprofile)， 并缓和施加高电压时电场的集中度(concentration)，从而提高耐受电压本文档来自技高网...
【技术保护点】
１．一种半导体器件制造方法，包括：在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极；以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成低浓度源极区域，并在所述半导体衬底内所述栅极的第二侧的漏极杂质区域中形成低浓度漏极区域；在所述栅极的第一侧的侧壁部分上形成第一间隔物，并至少在所述栅极的第二侧的侧壁部分上形成第二间隔物；以及以所述栅极、第一间隔物以及第二间隔物作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成杂质浓度高于所述低浓度源极区域的高浓度源极区域，使得所述高浓度源极区域与所述栅极分开第一距离，并在所述半导体衬底内所述栅极的第二侧形成杂质浓度高于所述低浓度漏极区域的高浓度漏极区域，使得所述高浓度漏极区域与所述栅极分开第二距离，所述第二距离大于所述第一距离。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：岛昌司，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：JP
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