四方平面无导脚半导体封装件及其制造方法技术

本发明专利技术涉及四方平面无导脚半导体封装件及其制造方法。一种四方平面无导脚半导体封装件，包括：芯片座；多个环设于该芯片座周围的电性连接垫，且该芯片座及各个该电性连接垫的底面覆盖有铜层；芯片，接置于该芯片座顶面上；多条焊线，分别电性连接该芯片与该电性连接垫；封装胶体，包覆该芯片、该焊线、该芯片座及该电性连接垫，但外露出该芯片座和该电性连接垫的底面的铜层；以及介电层，形成于该封装胶体的底面上，且该介电层形成有多个对应部分外露出该铜层的开口，其中，该铜层与介电层的接合度较佳，可防止焊料在回焊时渗入芯片座及电性连接垫与介电层的界面的焊料突出缺陷，提升了产品良率。还提供一种四方平面无导脚半导体封装件的制造方法。

【技术实现步骤摘要】

本专利技术涉及一种四方平面无导脚半导体封装件与其制造方法，尤指一种能防止焊料突出(solder extrusion)的。
技术介绍
四方平面无导脚半导体封装件为一种使芯片座和接脚底面外露于封装胶体底部表面的封装单元，一般采用表面耦接技术将封装单元耦接至印刷电路板上，由此形成一特定功能的电路模块。在表面耦接程序中，四方平面无导脚半导体封装件的芯片座和接脚直接焊接至印刷电路板上。举例而言，第6，238，952,6, 261，864和6，306，685号美国专利揭露一种现有四方平面无导脚半导体封装件，以下配合图7，说明现有。现有四方平面无导脚半导体封装件7，包括以下构件导线架71，具有芯片座711 和多个接脚713 ；芯片73，接置于该芯片座711上；多条焊线74，分别电性连接该芯片73和该多个接脚713 ；以及封装胶体75，包覆该芯片73、该多条焊线74和该导线架71。但该导线架71的芯片座711和多个接脚713凸伸于该封装胶体75外，其原因在于此类四方平面无导脚半导体封装件7的芯片座711和接脚713是由金属载体直接蚀刻形成得到，虽然可以增加I/O数量，但该制造方法仅能提供较多的接脚数目，而无法形成复杂的导电迹线。如图8A至图8C，所示，第5830800和6635957号美国专利则揭露另一种四方平面无导脚半导体封装件8及其制造方法。首先在金属载体80上电镀形成多个接脚813，接脚 813具有金/钯/镍/钯或钯/镍/金的金属层。接着，依序在接脚813上接置芯片83 ；以焊线84电性连接芯片83与接脚813 ；以及形成封装胶体85，之后在移除载体80后，在封装胶体85底面形成介电层86且该介电层86具有多个开口 861，最后在该开口 861中的接脚 813上布植焊球87。然而，因焊球87在金层或钯层上的湿润能力(wetting ability)较佳， 但介电层86与金层或钯层的接合度较差，焊料容易渗入接脚813和介电层86的界面，产生焊料突出(solder eXtrUSi0n)862的缺陷，使得焊球无法形成，甚至造成相邻焊球连接的电性短路问题。不但影响后续的表面耦接(SMT)制造过程，增加成本亦降低产品良率。这样，如何解决上述焊料突出问题，提升I/O数目，兼顾导电迹线的形成及产品良率，并开发新颖的，实为目前亟欲解决的课题。
技术实现思路
鉴于以上所述
技术介绍
的缺点，本专利技术提供一种四方平面无导脚半导体封装件的制造方法，包括下列步骤在载体上形成芯片座及多个环设于该芯片座周围的电性连接垫，且至少部分该电性连接垫连结有导电迹线(Conductive Trace)；在该芯片座顶面上接置芯片；以多条焊线电性连接该芯片与各个该电性连接垫；在该载体上形成封装胶体，以包覆该芯片座、该电性连接垫、该芯片及该焊线；移除该载体，以令该芯片座及该电性连接垫的底面外露出该封装胶体的底面；在该芯片座及该电性连接垫的外露底面上形成铜层， 令该铜层遮覆住该芯片座及该电性连接垫的外露底面；以及在该封装胶体的底面上形成介电层(dielectric layer)，并形成多个开口，以对应部分外露出该形成于该芯片座及该电性连接垫的底面上的铜层。另一方面，根据前述制造方法，本专利技术还提供一种四方平面无导脚半导体封装件， 包括芯片座；多个环设于该芯片座周围的电性连接垫，其中，至少部分该电性连接垫连结有导电迹线，且该芯片座及各该电性连接垫的底面覆盖有铜层；芯片，接置于该芯片座顶面上；多条焊线，分别电性连接该芯片与该电性连接垫；封装胶体，包覆该芯片、该焊线、该芯片座及该电性连接垫，但外露出该芯片座和该电性连接垫的底面的铜层；以及介电层，形成于该封装胶体的底面上，且该介电层形成有多个对应部分外露出该铜层的开口。由上可知，本专利技术在载体上形成芯片座和电性连接垫，可满足设置导电迹线及提升I/O数目的需求。又，本专利技术的，在移除载体后，再在该芯片座及该电性连接垫的外露底面上形成铜层，由于该铜层与介电层的接合度较佳，可防止焊料在回焊时渗入芯片座及电性连接垫与介电层的界面的焊料突出缺陷，进而提升产品良率。附图说明图1至图6是本专利技术的四方平面无导脚半导体封装件的制造方法的示意图，其中图IA是沿图IB虚线1A-1A的剖视图；图7显示现有四方平面无导脚半导体封装件的示意图；以及图8A至图8C’显示另一现有的示意图，其中，图8C’是图8C的局部放大图。主要元件符号说明10,80载体101遮蔽图案111,711芯片座113电性连接垫1131导电迹线12铜层13、73、83-H-* LL 心片14、74、84焊线15、75、85封装胶体16,86介电层161,861开口17,87焊球6、7、8四方平面无导脚半导体封装件71导线架713,813接脚862焊料突出具体实施例方式以下通过特定的具体实施例说明本专利技术的实施方式，所属
普通技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其他优点与功效。请参阅图1至图6，为本专利技术的的示意图。如图IA及图IB所示，图IA为图IB的剖视图，提供载体10，其材质例如为铜，以在该载体10上形成芯片座111及多个环设于该芯片座111周围的电性连接垫113。且较佳地，如图IB所示，至少部分该电性连接垫113延伸有导电迹线1131。该芯片座111及电性连接垫113可通过电镀方式形成，且该芯片座111及电性连接垫113可为金/钯/镍/ 钯、金/镍/铜/镍/银、金/镍/铜/银、钯/镍/钯、金/镍/金或钯/镍/金等的多层金属其中之一所构成。且较佳地，该金层或钯层位于芯片座111及电性连接垫113的底面 (指芯片座111以及电性连接垫113接触该载体10的部位)。再参阅图2A，在该芯片座111顶面上接置芯片13，接着以焊线14电性连接该芯片 13与各个该电性连接垫113，之后再在该载体10上形成封装胶体15，以包覆该芯片座111、 电性连接垫113、芯片13及焊线14。又参阅图2B，移除该载体10，以令芯片座111及电性连接垫113的底面外露出该封装胶体15的底面。例如，可采用蚀刻的方式移除该载体10，以露出芯片座111及电性连接垫113的底面。还参阅图3与图4，在芯片座111及电性连接垫113的外露底面上以无电电镀 (Electroless plating)方式形成铜层12，令该铜层12遮覆住该芯片座111及该电性连接垫113的外露底面。如图5所示，在该封装胶体15及芯片座111、电性连接垫113及导电迹线1131底面形成介电层16，且该介电层16具有多个开口 161，外露出该铜层12。如图6所示，在该开口 161中形成焊球17，并切割该封装胶体以得到个别的四方平面无导脚半导体封装件6。本专利技术还提供一种四方平面无导脚半导体封装件6，包括芯片座111、电性连接垫 113、芯片13、多条焊线14、封装胶体15、铜层12及介电层16。在一实施例中，本专利技术的四方平面无导脚半导体封装件还可包括多个焊球17，形成于该开口 161中。所述多个电性连接垫113设于该芯片座111周围，且较佳地，至少部分该电性连接垫113延伸有导电迹线1131，而该芯片座111和多个电性连接垫113可包括选自金、钯、银、 铜及镍所组成群组的一种或多种材质，例如，金/钯/镍/钯层依序组成或本文档来自技高网...

【技术保护点】
１．一种四方平面无导脚半导体封装件的制造方法，包括下列步骤：在载体上形成芯片座及多个环设于该芯片座周围的电性连接垫；在该芯片座顶面上接置芯片；以多条焊线电性连接该芯片与各个该电性连接垫；在该载体上形成封装胶体，以包覆该芯片座、该电性连接垫、该芯片及该焊线；移除该载体，以令该芯片座及该电性连接垫的底面外露出该封装胶体的底面；在该芯片座及该电性连接垫的外露底面上形成铜层，令该铜层遮覆住该芯片座及该电性连接垫的外露底面；以及在该封装胶体的底面上形成介电层，并形成多个开口，以对应部分外露出该形成于该芯片座及该电性连接垫的底面上的铜层。

【技术特征摘要】

【专利技术属性】
技术研发人员：汤富地，魏庆全，林勇志，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71