像素结构制造技术

本发明专利技术有关于一种具有SMII电容结构的像素结构，该像素结构包括基板、扫描线、数据线、薄膜晶体管、半导体层、金属电容电极、保护层、像素电极以及透明电容电极。其中移除了对应于半导体层的透明电极层的局部区域，以消弭透明电极层与半导体层之间产生寄生电容，避免显示画面产生水波纹或是残影等缺陷，以提升显示质量。

【技术实现步骤摘要】

本专利技术是有关于一种像素结构，且特别是有关于一种具有半导体-金属-绝缘层-铟锡氧化物 6emicomductor-MetaHnsulator-IT0，SMII)结构的储存电容(storage capacitor，Cst)的像素结构。
技术介绍
薄膜晶体管液晶显示器(TFT LCD)主要是由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个以阵列排列的薄膜晶体管，以及与每一个薄膜晶体管对应配置的像素电极(pixel electrode)所组成。此外，现有为了增进像素结构对于显示数据的记忆与保持的功能，通常会在像素结构中形成储存电容。例如， 使像素电极覆盖于金属电容电极上，以形成MII储存电容。现有技术多以源极金属层来制作MII结构的金属电容电极，在一些制程例如四道掩模制程里，其中源极金属层下方会垫有半导体层，以和源极上方的像素电极形成SMII的电容结构，且源极金属层会暴露半导体层局部的外围区域，其中，源极上方的像素电极与源极上方之外的像素电极连接在一起。然而，半导体材料在照光时会产生导电特性，因此外露的半导体层与上方的像素电极之间会随着不同频率以及不同电压的操作条件而产生寄生电容，使得SMII储存电容的电容值产生变化，并导致显示画面产生水波纹(water fall)或是残影(image sticking)等缺陷。
技术实现思路
本专利技术提供一种像素结构，其可以消弭SMII电容结构中半导体层与透明电极之间产生的寄生电容，避免显示画面产生水波纹或是残影等缺陷，以提升显示质量。为具体描述本专利技术的内容，在此提出一种像素结构，包括一基板、一扫描线、一数据线、一薄膜晶体管、一半导体层、一金属电容电极、一保护层、一像素电极以及一透明电容电极。扫描线与数据线配置于基板上，且数据线的延伸方向与扫描线的延伸方向相交。薄膜晶体管配置于基板上，并且电性连接至扫描线与数据线。半导体层配置于基板上，而金属电容电极配置于半导体层上，且金属电容电极在基板上的投影区域的边缘较半导体层在基板上的投影区域的边缘内缩。保护层配置于基板上，且覆盖扫描线、数据线、薄膜晶体管、半导体层以及金属电容电极。像素电极配置于保护层上，并且电性连接至薄膜晶体管，像素电极在基板上的投影区域与半导体层在基板上的投影区域不会重叠。透明电容电极配置于保护层上，且透明电容电极在基板上的投影区域位于金属电容电极在基板上的投影区域内。在本专利技术的一实施例中，透明电容电极在基板上的投影区域的边缘与金属电容电极在基板上的投影区域的边缘的最小间距大于或等于O微米，且小于或等于6微米。在本专利技术的一实施例中，透明电容电极在基板上的投影区域的边缘与金属电容电极在基板上的投影区域的边缘的最小间距大于或等于1微米，且小于或等于4微米。在本专利技术的一实施例中，像素电极在基板上的投影区域的边缘与半导体层在基板上的投影区域的边缘的最小间距大于或等于1. 6微米，且小于或等于6微米。在本专利技术的一实施例中，像素电极在基板上的投影区域的边缘与半导体层在基板上的投影区域的边缘的最小间距大于或等于2微米，且小于或等于4微米。在本专利技术 的一实施例中，所述像素结构还包括一栅极金属层，其位于基板上，且栅极金属层在基板上的投影区域至少覆盖像素电极在基板上的投影区域以外的其它区域。在本专利技术的一实施例中，所述像素结构还包括一栅绝缘层，其配置于保护层与基板之间。栅绝缘层覆盖栅极金属层。在本专利技术的一实施例中，像素电极具有多个微狭缝。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1绘示依照本专利技术的一实施例的一种像素结构；图2为图1的像素结构的局部剖面图；图3绘示了现有的像素结构与本专利技术的像素结构处于不同操作状态下的电性曲线.一入 ，图4为依照本专利技术的另一实施例的一种像素结构的局部剖面图。其中，附图标记100:像素结构110:基板120:扫描线130 资料线140 薄膜晶体管142 栅极144 源极146 漏极148 通道层15O 半导体层160:金属电容电极170 保护层172a、172b 保护层的开孔1洲、182、184 像素电极190:透明电容电极Cst:储存电容Dl 像素电极在基板上的投影区域的边缘与半导体层在基板上的投影区域的边缘的最小间距D2:透明电容电极在基板上的投影区域的边缘与金属电容电极在基板上的投影区域的边缘的最小间距Rl R4:区域 W:遮蔽层在基板上的投影区域与像素电极在基板上的投影区域的重叠部分的宽度200 像素结构202 遮蔽层204:栅绝缘层210 基板250 半导体层270 保护层28O:像素电极290:透明电容电极具体实施例方式以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。图1绘示依照本专利技术的一实施例的一种像素结构。图2为图1的像素结构的局部剖面图。请同时参考图1与2，像素结构100包括基板110、扫描线120、数据线130、薄膜晶体管140、半导体层150、金属电容电极160、保护层170、像素电极180以及透明电容电极 190。尤其，本实施例的SMII储存电容Cst是由半导体层150、金属电容电极160、保护层 170以及透明电容电极190所构成。此外，扫描线120与数据线130配置于基板110上，且数据线130的延伸方向与扫描线120的延伸方向相交，以定义出像素结构100的区域。薄膜晶体管140配置于基板110 上，并且电性连接至扫描线120与数据线130。其中，薄膜晶体管140是由栅极、通道层、源极与漏极所构成，并且依照薄膜晶体管140的类型可包含底栅型薄膜晶体管或顶栅型薄膜晶体管，皆可使用于本专利技术下列所述的实施例。更详细而言，本实施例是直接将薄膜晶体管 140制作于扫描线120上，即以扫描线120做为薄膜晶体管140的栅极142，而薄膜晶体管 140的源极144连接数据线130。薄膜晶体管140用来作为像素结构100的开关元件，而通过与薄膜晶体管140耦接的扫描配线120与数据线130可选取特定的像素结构100，并对其施与适当的操作电压，以显示对应此像素结构100的显示数据。半导体层150配置于基板110上，其中此半导体层150与薄膜晶体管140中的通道层148采用同一个半导体材料层来制作，并可在同一制程完成，但不限于此。较佳地，半导体层150与薄膜晶体管140中的通道层148分隔开来的，即上述二者相互不连接。于其它实施例中，半导体层150与薄膜晶体管140中的通道层148可选择性的相互连接而相互连动。其中，半导体层150与通道层148其中至少一者，可为单层或多层结构，且其材料包含非晶硅、多晶硅、单晶硅、微晶硅、金属氧化物半导体材料、有机半导体材料、或上述材料包含掺杂子、或其它合适的半导体材料、或上述的组合。此外，金属电容电极160配置于半导体层150上，且金属电容电极160在基板110上的投影区域的边缘会较半导体层150在基板110上的投影区域的边缘内缩。换言之，会有一部份的半导体层150被暴露于金属电容电极160之外。本实施例的金属电容电极160与薄膜晶体管140的源极144、漏极146例如是采用同一个金属材料层来制作，并可在同一制程完成。较佳地，金属电容电极16本文档来自技高网...

【技术保护点】
１．一种像素结构，其特征在于，包括：一基板；一扫描线，配置于该基板上；一数据线，配置于该基板上，该数据线的延伸方向与该扫描线的延伸方向相交；一薄膜晶体管，配置于该基板上，并且电性连接至该扫描线与该数据线；一半导体层，配置于该基板上；一金属电容电极，配置于该半导体层上，且该金属电容电极在该基板上的投影区域的边缘较该半导体层在该基板上的投影区域的边缘内缩；一保护层，配置于该基板上，且覆盖该扫描线、该数据线、该薄膜晶体管、该金属电容电极以及该半导体层；一像素电极，配置于该保护层上，并且电性连接至该薄膜晶体管，该像素电极在该基板上的投影区域与该半导体层在该基板上的投影区域不会重叠；以及一透明电容电极，配置于该保护层上，该透明电容电极在该基板上的投影区域位于该金属电容电极在该基板上的投影区域内。

【技术特征摘要】
2010.12.24 TW 0991459151.一种像素结构，其特征在于，包括一基板；一扫描线，配置于该基板上；一数据线，配置于该基板上，该数据线的延伸方向与该扫描线的延伸方向相交；一薄膜晶体管，配置于该基板上，并且电性连接至该扫描线与该数据线；一半导体层，配置于该基板上；一金属电容电极，配置于该半导体层上，且该金属电容电极在该基板上的投影区域的边缘较该半导体层在该基板上的投影区域的边缘内缩；一保护层，配置于该基板上，且覆盖该扫描线、该数据线、该薄膜晶体管、该金属电容电极以及该半导体层；一像素电极，配置于该保护层上，并且电性连接至该薄膜晶体管，该像素电极在该基板上的投影区域与该半导体层在该基板上的投影区域不会重叠；以及一透明电容电极，配置于该保护层上，该透明电容电极在该基板上的投影区域位于该金属电容电极在该基板上的投影区域内。2.根据权利要求1所述的像素结构，其特征在于，该透明电容电极在该基板上的投影区域的边缘与该金属电容电极在该基板上的投影区域的边缘的最小...

【专利技术属性】
技术研发人员：张家铭，游伟盛，张名豪，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71