一种像素驱动电路及其制备方法技术

本发明专利技术提供的一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，所述的TFT层包括第一TFT层和第二TFT层，所述第一TFT层和第二TFT层之间设有隔离层，所述隔离层中设有若干贯穿所述隔离层的第一互连通孔，所述第一互连通孔内设有导电材料使所述第一TFT层和第二TFT层实现电气连接；所述的像素存储电容形成在所述第二TFT层远离所述隔离层的一侧,并通过设置第三互连通孔使像素电容与第二TFT层实现电气连接。三层结构叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分别制备，同时可以有效减少像素电路的版图面积。

【技术实现步骤摘要】

本专利技术涉及一种有机电致发光器件的驱动领域，具体涉及。
技术介绍
目前，像素驱动电路的制作方法是在玻璃基板上采用化学气相沉积一层非晶硅，然后通过激光晶化形成多晶硅，然后依次沉积栅绝缘层和栅极层以形成晶体管(TFT)结构。像素驱动电路一般由开关TFT和驱动TFT两种构成，开关TFT和驱动TFT对特性参数有不同的要求，例如开关TFT需求更高的迀移率和更快的导通速度，而驱动TFT—般不需要很高迀移率但需要较大的亚阈值斜率。现有的像素驱动电路结构如图6所示，包括I为源漏极，2为驱动TFT沟道，3为开关TFT沟道，4为栅极层，5为电容上极板，6为互连线层，7栅介质层，8为电容介质层，9为层间介质层，该像素驱动电路中的所有TFT均在同一层构建，而因此很难对开关TFT和驱动TFT特性分别控制，只能对TFT参数取折中考虑，但随着PPI的提高或显示屏尺寸的增大将无法满足需要。另一方面，由于折中考虑将驱动TFT设定为长沟道TFT，版图设计上需要较大的空间，因此对于提高PPI可能要升级至更高精度的工艺设备。
技术实现思路
为此，本专利技术所要解决的是现有驱动电路中所有TFT均在同一层构建导致其特性降低问题，本专利技术提供一种像素驱动电路，其包括叠加设置的第一 TFT层、第二 TFT层和像素电容，三层结构叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分别制备，同时可以有效减少像素电路的版图面积。为解决上述技术问题，本专利技术采用的技术方案如下:一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，所述的TFT层包括第一 TFT层和第二 TFT层，所述第一 TFT层和第二 TFT层之间设有隔离层，所述隔离层中设有若干贯穿所述隔离层的第一互连通孔，所述第一互连通孔内设有导电材料使所述第一 TFT层和第二 TFT层实现电气连接；所述的像素存储电容形成在所述第二TFT层远离所述隔离层的一侧，并通过设置第三互连通孔使像素电容与第二 TFT层实现电气连接。具体地，所述第一TFT层包括:第一半导体层:设置在所述基板上，包括第一源漏极和第一沟道区；第一栅介质层，设置在所述基板上，覆盖所述第一半导体层；第一栅极层，设置在所述第一栅介质层上；层间介质层:设置在所述第一栅介质层上，覆盖所述栅极层；所述第二TFT层包括:第二半导体层:设置在所述层间介质层上，包括第二沟道区和第二源漏极；第二栅介质层，设置在所述层间介质层上，覆盖所述第二半导体层；第二栅极层，设置在所述第二栅介质层上；所述第一栅介质层、层间介质层和第二栅介质层构成所述隔离层，贯穿所述隔离层的第一互连通孔内设有导电材料使所述第一 TFT层和第二 TFT层实现电气连接。所述的第二栅极层上方形成有第二互连线层，所述第二栅极层和所述第二互联线层构成为所述像素存储电容的两个极板，二者之间为电容介质层;所述第三互连通孔贯穿电容介质层，并通过其内部填充的导电材料实现像素存储电容和第二 TFT层的电气连接。所述第一互连通孔为两个，其中一第一互连通孔与第三互连通孔内填充的导电材料电气连接实现第一源漏极与所述第二互连线层的电气连接;另一第一互连通孔内填充的导电材料使所述第一源漏极和第二源漏极实现电气连接。所述第二栅介质层上设置有覆盖所述第一互连通孔的第一互连线层，其中一所述第一互连线层分别与所述第一互连通孔和所述第三互连通孔内填充的金属材料电气连接；所述第二栅介质层设有贯穿所述第二栅介质层的第二互连通孔，另一所述第一互连线层分别与所述第一互连通孔和所述第二互连通孔内填充的金属材料电气连接。所述第一源漏极和第二源漏极为硼离子重掺杂的半导体层，所述第一沟道区和第二沟道区为未掺杂的半导体层。所述第一栅极层与第一沟道区在基板上的投影重叠，所述第二栅极层与第二沟道区在基板上的投影重叠。—种所述像素驱动电路的制备方法，包括下述步骤:S1、第一 TFT的制备方法S11、在基板上沉积多晶硅层，经图案化形成由第一源漏极和第一沟道区构成的半导体层；S12、在所述基板上形成覆盖所述半导体层的第一栅介质层；S13、在所述第一栅介质层上形成第一栅极层材料层，经刻蚀形成第一栅极层；S14、步骤S13后，对所述半导体层进行离子注入，被第一栅极层覆盖的半导体层形成第一沟道区，未被第一栅极层覆盖的半导体层形成第一源漏极。S15、在所述第一栅极层介质层上形成覆盖所述第一栅极层的层间介质层；S2、第二 TFT的制备方法S21、在所述层间介质层上沉积非晶硅材料层，经刻蚀形成非晶硅层；S22、在所述层间介质层上沉积覆盖所述非晶硅层的第二栅介质层；S23、在预设位置刻蚀所述第二栅介质层、层间介质层和第一栅介质层，形成第一互连通孔和第二互连通孔；S24、在所述第二栅介质层上及第一互连通孔、第二互连通孔内沉积第二栅极层材料层，经刻蚀形成第二栅极层和第一互联线层；S25、在完成步骤S24后对所述的第二半导体层进行离子注入，被第二栅极层覆盖的非晶硅区域形成第二沟道区，未被第二栅极层覆盖的非晶硅区域形成第二源漏极；S3、像素存储电容的制备方法在所述的第二栅极层及第一互连线层上沉积电容介质层，并在电容介质层上刻蚀形成第三互连通孔，在所述电容介质层的上方沉积第二互连线层，所述第二互连线层与电容介质层、所述第二栅极层构成像素存储电容。形成所述第一半导体层的材料其迀移率不低于100cm2/Vs，形成所述第二半导体层的材料其迀移率不超过50cm2/Vs ο所述第一半导体层为低温多晶硅、多晶锗硅、单晶硅或三五族化合物半导体;所述第一半导体层为多晶硅、非晶硅、金属氧化物半导体。本专利技术的上述技术方案相比现有技术具有以下优点:1、本专利技术的一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，三者叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分离制备，同时可以有效减少像素电路的版图面积。2、制备过程中第一 TFT层(开关TFT)采用高迀移率多晶硅或单晶硅作为半导体层、高介电常数绝缘层作为栅介质层制备在最底层，第二 TFT层(驱动TFT)采用低迀移率的非晶硅或金属氧化物半导体材料作为半导体层、低介电常数绝缘层作为栅介质制备在中间层，最后电容制作在驱动TFT之上，将三层通过互连通孔内填充的导电材料实现电气连接，形成像素驱动电路。3、由于分别制备第一TFT层和第二TFT层，因此可以根据需要，选取性能较好的材料制备第一TFT层(驱动TFT)，可降低器件因晶化产生显示不均匀(mura)的风险，提高器件稳定性。4、本专利技术的电路第一 TFT层采用高迀移率制备，驱动能力得到提高，可采用低电压驱动，电压可由7V降低至5V甚至更低，有利于降低功耗。【附图说明】为了使本专利技术的内容更容易被清楚的理解，下面根据本专利技术的具体实施例并结合附图，对本专利技术作进一步详细的说明，其中图1是本专利技术像素驱动电路的结构示意图；图2是本专利技术像素驱动电路的横截面图；图3是第一TFT层结构示意图；图4是第二TFT层结构示意图；图5是像素存储电容示意图；图6为现有技术的结构不意图；图中附图标记表示为:当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种像素驱动电路，包括基板(100)，形成在基板(100)上的TFT层和像素存储电容(103)，其特征在于，所述的TFT层包括第一TFT(101)层和第二TFT层(102)，所述第一TFT层(101)和第二TFT层(102)之间设有隔离层(104)，所述隔离层(104)中设有若干贯穿所述隔离层(104)的第一互连通孔(105)，所述第一互连通孔(105)内设有导电材料使所述第一TFT(101)层和第二TFT层(102)实现电气连接；所述的像素存储电容(103)形成在所述第二TFT层(102)远离所述隔离层(104)的一侧,并通过设置第三互连通孔(112)使像素电容(103)与第二TFT层(102)实现电气连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：周茂清，段志勇，魏朝刚，
申请(专利权)人：昆山国显光电有限公司，
类型：发明
国别省市：江苏;32