半导体元件及半导体元件的制造方法技术

本发明专利技术提供一种半导体元件及半导体元件的制造方法，其抑制寄生元件所产生的影响，并且能够防止导通电压增大。在n-型的漂移区域(1)的表面层设有p型的基极区域(2)。在半导体基板的表面上设有贯通基极区域(2)且到达漂移区域1的沟槽(3)。在沟槽(3)的内部隔着栅极绝缘膜(4)而设有栅电极(5)。在基极区域(2)的表面层选择性地设有第一凹部(6)。即，基极区域(2)的表面呈由第一凹部(6)和未设有第一凹部(6)的凸部构成的凹凸形状。第一凹部(6)与沟槽(3)相接。此外，与栅电极(5)的上端相比，第一凹部(6)的底面设置为距基板表面更深。源电极(8)与基极区域(2)的凸部相接，且埋入第一凹部(6)的内部。

Semiconductor element and method for manufacturing semiconductor device

The present invention provides a semiconductor device and a method of manufacturing a semiconductor element, which inhibits the influence of parasitic elements and prevents the turn-on voltage from increasing. A p type base region (2) is provided in the surface layer of the n- type drift region (1). A trench (3) is provided on the surface of the semiconductor substrate to pass through the base region (2) and reach the drift region 1. A gate electrode (5) is disposed across the trench (3) across the gate insulating film (4). A first recess (6) is selectively disposed in the surface layer of the base region (2). That is, the surface of the base region (2) is provided with a concave shape composed of a first recess (6) and a convex part without a first recess (6). The first recess (6) is connected with the groove (3). Moreover, compared with the upper end of the gate electrode (5), the bottom surface of the first recess (6) is set apart from the surface of the substrate. The source electrode (8) is connected with the projection of the base region (2) and is embedded in the interior of the first recess (6).

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
作为在电动车(EV=Electric Vehicle)等中使用的电力变换装置，消耗电力少且由电压控制容易驱动的绝缘栅型半导体元件最为普及。作为绝缘栅型半导体元件， 已知有绝缘栅型电场效应晶体管(MOSFET =Metal Oxide Semiconductor Field Effect Transistor)或绝缘栅型双极晶体管(IGBT Jnsulated Gate Bipolar Transistor)等。以下，在本说明书及附图中，在冠以η或ρ的层或区域中，分别表示电子或空穴为多个载流子。另外，赋予η或ρ的+及-分别表示与未标注的层或区域相比为高杂质浓度及低杂质浓度。图17是表示现有的半导体元件的剖视图。作为现有的绝缘栅型半导体元件，例如对沟槽栅结构的MOSFET进行说明。在构成η-型的漂移区域101的半导体基板的表面上设有P型的基极区域102。另外，设有贯通基极区域102而到达漂移区域101的沟槽103。在沟槽103的内部隔着栅极绝缘膜104而设有栅电极105。在基极区域102的表面层选择性地设有与沟槽103相接的η+型的源极区域106。源电极108与基极区域102及源极区域 106相接。另外，源电极108通过层间绝缘膜107而与栅电极105电绝缘。在半导体基板的背面设有漏电极109。这样的半导体元件如下所示动作。源电极108形成接地的状态或被施加负的电压的状态。漏电极109形成被施加正的电压的状态。此处，在对栅电极105施加比阈值低的电压的情况下，由基极区域102和漂移区域101构成的ρη接合被反向偏压，因此在源极·漏极之间未流有电流。也就是说，半导体元件维持截止状态。另一方面，在对栅电极105施加超过阈值的电压的情况下，P型的基极区域102之中的、与源极区域106下的沟槽103相接的区域反转，形成η型的沟道区域。由此，从源电极108发出的电子通过由沟道区域及漂移区域101构成的η型区域而向漏电极109移动，在源极/漏极之间流有电流。也就是说，半导体元件成为导通状态。作为此种半导体元件，提出如下构成的装置，绝缘栅型电场效应晶体管包括作为漏极区域的第一传导型的半导体基体、形成在半导体基体的主表面上的第二传导型的沟道区域、形成在沟道区域内的源极区域、以跨源极区域和漏极区域的方式摄制的栅极绝缘膜及栅电极、与被栅电极包围的窗部接触的源电极，在该绝缘栅型电场效应晶体管中，在由栅电极包围的窗部的沟道区域中，形成比栅极绝缘膜正下的沟道区域面更深、且带有至少到达栅电极端部正下的宽度的凹部，并向凹部的底边部区域导入反向栅极区域，并在上述凹部设置硅化物层或者金属层的源极区域，且仅沟道区域及反向栅极区域与源极区域的内面相接(例如参照下述专利文献1)。接着，对图17所示的现有的绝缘栅型半导体元件的制造方法进行说明。首先，在构成η-型的漂移区域101的半导体基板的表面形成ρ型的基极区域102。接着，形成贯通基极区域102并到达漂移区域101的沟槽103。接着，隔着栅极绝缘膜104在沟槽103的内部形成栅电极105。接着，在基极区域102的表面层选择性地形成与沟槽103相接的η+ 型的源极区域106。接着，在半导体基板的表面选择性形成例如由PSG(Phosphc) Silicate Glass:磷硅酸盐玻璃)膜等构成的层间绝缘膜107，覆盖栅电极105的表面。接着，形成与在半导体基板的表面露出的基极区域102及源极区域106相接的源电极108。接着，在半导体基板的背面形成与漂移区域101相接的漏电极109。由此，完成图17所示的沟槽栅结构的 MOSFET。专利文献1日本专利31970M号公报然而，在现有的MOSFET或IGBT等绝缘栅型半导体元件中，除了半导体元件原有的结构要素以外，还附随形成有寄生双极晶体管或寄生闸流晶体管等寄生元件。这样的寄生元件在半导体元件内流有过电流的异常时等容易动作。另外，存在寄生元件的动作对原有的半导体元件的动作带来恶劣的影响的问题。例如，在图17所示的半导体元件中，形成有由漂移区域101、基极区域102及源极区域106构成的寄生双极晶体管121。在半导体元件中流有过电流等异常电流而使沟道区域的电压下降超过硅二极管的顺向电压0. 7V(因二极管的固有电压为0. 6V)的情况下，寄生双极晶体管121动作，成为引发封闭锁定或短路的原因。寄生双极晶体管121的动作无法通过控制施加于栅电极105的电压来进行控制。由此，可能在半导体元件超过了安全动作区域时产生破坏。作为避免这样的问题的半导体元件，已知例如通过使源极区域106的宽度狭窄形成等，从而实现微细化的方法。不过，通过使半导体元件微细化，会使半导体元件内的电流密度增加，寄生双极晶体管121变得容易动作。另外，作为其他的方法，已知以高的杂质浓度来形成基极区域102的半导体元件。不过，在这样的半导体元件中，在导通状态下，沟道区域无法充分地反转。由此，产生导通电压增大的问题。
技术实现思路
本专利技术就是为了消除所述的现有技术引起的问题点而作出的，其目的在于，提供一种能够消除寄生元件带来的影响的。另外，该专利技术的目的在于，提供一种能够防止导通电压增大的。为了解决所述的问题而实现目的，在第一方面的专利技术中的半导体元件具有以下的特征。具有第一导电型的第一半导体区域；设置在所述第一半导体区域的表面，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；贯通所述第二半导体区域并到达所述第一半导体区域的沟槽；在所述沟槽的内部隔着绝缘膜设置的第一电极；在所述第二半导体区域的表面层以与所述沟槽相接的方式设置成比所述第一电极的上端深的第一凹部；埋入所述第一凹部中的第二电极。另外，第二方面的专利技术中的半导体元件是在第一方面的专利技术的基础上，其特征在于，所述第一凹部设置成距所述第一电极的上端为0. 05 μ m以上且1 μ m以下的深度。另外，第三方面的专利技术中的半导体元件的具有以下特征，第一导电型的第一半导体区域；选择性地设置在所述第一半导体区域的表面层，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；以覆盖所述第二半导体区域的表面的一部分的方式隔着绝缘膜而设置的第一电极；在所述第二半导体区域的表面层以占据所述第一电极之下的区域的一部分的方式设置的第二凹部；埋入所述第二凹部中的第二电极。另外，第四方面的专利技术中的半导体元件的制造方法是在第三方面的专利技术的基础上，其特征在于，所述第二凹部以距所述第一电极的该第二凹部侧的端部为0. 05 μ m以上且Iym以下的宽度占据该第一电极之下的区域。另外，在第五方面的专利技术中的半导体元件是在第一方面至第四方面的专利技术的基础上，具有以下的特征。还具有设置在所述第一半导体区域的背面的第三电极；设置在所述第一半导体区域和所述第三电极之间，且具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域。另外，在第六方面的专利技术中的半导体元件的制造方法具有以下特征。首先进行在第一导电型的第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序。接着，进行形成贯通所述第二半导体区域并到达所述第一半导体区域的沟槽的工序。接着，进行隔着绝缘膜而将第一电极埋入所述沟槽本文档来自技高网...

【技术保护点】
１．一种半导体元件，其特征在于，具有：第一导电型的第一半导体区域；设置在所述第一半导体区域的表面，且具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域；贯通所述第二半导体区域并到达所述第一半导体区域的沟槽；隔着绝缘膜设置在所述沟槽的内部的第一电极；以与所述沟槽相接触的方式设置在所述第二半导体区域的表面层的比所述第一电极的上端深的第一凹部；埋入所述第一凹部中的第二电极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：百田圣自，藤井岳志，上岛聪，浅井诚，
申请(专利权)人：富士电机系统株式会社，株式会社电装，
类型：发明
国别省市：JP