用于具有应变含锗层的器件的UV辅助电介质形成制造技术

一种形成半导体器件的方法包括：在真空处理工具中提供衬底，该衬底具有在衬底上的应变含Ｇｅ层和在应变含Ｇｅ层上的含Ｓｉ层；将衬底维持在低于７００℃的温度下；以及在ＵＶ辅助氧化工艺中将含Ｓｉ层暴露于氧化基，以在最小化下层的应变含Ｇｅ层中的氧化和应变松弛的同时形成含Ｓｉ电介质层。提供了一种半导体器件，包括衬底、衬底上的应变含Ｇｅ层、以及形成在应变含Ｇｅ层上的含Ｓｉ电介质层。该半导体器件还可包含在含Ｓｉ电介质层上的栅极电极层或者含Ｓｉ电介质层上的高ｋ层和高ｋ层上的栅极电极层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体处理，更具体而言涉及形成半导体器件，该半导体器件包含覆盖应变含锗层的含硅电介质层。
技术介绍
在半导体器件中，应变锗(s-Ge)、应变硅(s-Si)和应变硅锗(s-SiGe)层是非常有希望作为未来的晶体管沟道材料的。与使用传统(无应变)硅衬底制作的器件相比，使用应变衬底的器件(例如，金属氧化物半导体场效应晶体管(MOSFET))已经在实验上证明表现出增强的器件性能。潜在的性能改善包括器件驱动电流和跨导增大，以及在不牺牲电路速度的前提下縮放操作电压的能力增强，以降低功耗。通常，应变层的形成是当这些层被生长在由晶态材料形成的衬底上时在这些层中引入应变的结果，其中晶态材料的晶格常数大于或小于应变层的晶格常数。Ge的晶格常数大约比Si的晶格常数大4.2%，并且SiGe合金的晶格常数相对于其Ge浓度是线性的。在一个示例中，包含50%原子的Ge的SiGe合金的晶格常数为约Si的晶格常数的1.02倍。在MOSFET中覆盖沟道材料的是栅极电介质材料，并且栅极电极材料上覆于栅极电介质材料。当前用于形成电介质层(例如，栅极电介质材料)的方法一般需要高温氧化工艺以实现期望的电气属性。当前，需要超过700。C的衬底温度，典型的是800。C或者更高的衬底温度。或者，等离子体氧化可以用于在较低温度下形成电介质层。然而，本专利技术的专利技术人观察到，以上传统电介质形成工艺在应用于应变含Ge层时产生了一些缺陷。
技术实现思路
6因此，本专利技术的实施例针对最小化上述问题和/或与使用应变含Ge层的方法和器件有关的其他问题中的任何一个。这些和/或其他目的可以由本专利技术的实施例实现，本专利技术的实施例提供了一种低温紫外(UV)辐射暴露工艺，用于为包含应变含Ge材料的器件形成含Si电介质层，例如Si02、 SiON或SiN电介质层。含Ge材料可包括Ge和SiGe层。该工艺使用UV辐射和处理气体(包含含氧气体、含氮气体或者含氧氮气体)以及低于700°C的衬底温度，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时，形成具有优异的电介质属性的高度均匀的、超薄的含Si电介质层。在器件中，含Si电介质层或者可以单独用作栅极电介质层，或者可以用作界面层与高k电介质材料组合使用。因而，根据本专利技术的一个实施例，该方法包括在真空处理工具中提供衬底，该衬底具有在衬底上的应变含Ge层和在应变含Ge层上的含Si层；将衬底维持在低于700°C的温度下；以及在UV辅助氧化工艺中将含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。根据本专利技术的另一个实施例，提供了一种半导体器件，包括衬底、衬底上的应变含Ge层、形成在应变含Ge层上的含Si电介质层，其中含Si电介质层是通过以下方式形成的在低于700°C的衬底温度下、在UV辅助氧化工艺中将覆盖应变含Ge层的含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。该半导体器件还可包含在含Si电介质层上的栅极电极层或者在含Si电介质层上的高k层和在高k层上的栅极电极层。附图说明在附图中图1A-1E示意性地示出了对应于用于形成根据本专利技术实施例的包含应变含Ge层的半导体器件的处理步骤的器件剖视图2A和2B示意性地示出了根据本专利技术实施例的包含应变含Ge层的半导体器件的剖视图；图3是用于形成根据本专利技术实施例的包含应变含Ge层的半导体器件 的工艺流程图4示意性地示出了用于形成根据本专利技术实施例的半导体器件的真空 处理工具；以及图5是根据本专利技术实施例的用于处理半导体器件的包含紫外(UV)辐 射源的处理系统的简化框图。具体实施例方式如在上面
技术介绍
部分中指出的，本专利技术的专利技术人观察到，传统的电 介质形成技术在应用于应变含Ge层时可能形成缺陷。具体而言，传统的 高衬底温度已被观察到导致了缺陷形成，这至少是由于诸如Ge和SiGe之 类的应变含Ge沟道材料中的部分应变松弛和/或应变含Ge层的部分氧 化。此外，由于电介质层只能是几个单原子层的厚度，因此电介质层下方 的应变含Ge层可能在传统等离子体氧化期间受到高能量的等离子体物质 的损伤。本专利技术的实施例旨在提供低温电介质形成工艺，该工艺最小化了 应变含Ge层中的氧化和应变松弛，而不会对下层的应变Ge层产生传统的 等离子体损伤。本专利技术的实施例提供了一种用于形成高性能器件的方法，该器件包含 形成在应变含Ge材料上的超薄含Si电介质层。例如，含Si电介质层或者 可以单独用作栅极电介质层，或者可以用作与高k电介质材料结合的界面 层。根据本专利技术的一个实施例，含Si电介质层可包括Si02层、SiON层或 SiN层，或者其中两者或更多者的组合。在下面描述的附图中，为了便于参考，在所有附图中当指代附图共有 的相同或类似特征时使用共用标号。图1A-1E示意性地示出了对应于用于形成根据本专利技术实施例的包含应 变含Ge层的半导体器件的处理步骤的器件剖视图。在图1A中，衬底(晶 片)100可以是任何尺寸的，例如200 mm衬底、300 mm衬底或者甚至更 大的衬底。在一个示例中，衬底可以是n型Si衬底。根据本专利技术的一个实 施例，衬底100可包含SiGe缓冲层。图1B示出了形成在衬底100上的应变含Ge层102。应变含Ge层102 可以是Ge层或SixGe^层，其中x是Si的原子分数，l-x是Ge的原子分 数。这里所用的SiGe指SixGe^合金，其中l-x < 1。示例性的 SixGex合金包括Si01Ge0.9、 Si0.2Ge0.8、 Si0.3Ge0.7、 Si0.4Ge0.6、 Si0.5Ge0.5、 Si0.6Ge0.4、 Sio.7Geo.3、 Si0.8Ge0.^n Si^Geo.^应变含Ge层102例如可以具有 约1 nm和约20 nm之间的厚度，或者具有约5 nm和约10 nm之间的厚 度。在一个示例中，应变含Ge层102可以是沉积在经松弛的Sia5Ge。.^l 冲层上的压应变Ge层或张应变SixGe^ (x〉0.5)。图1C示出了形成在衬底IOO上的应变含Ge层102上的含Si层104。 含Si层104例如可以具有约0.3 nm和约2 nm之间的厚度，或者具有约 0.5 nm和约1 nm之间的厚度。含Si层104可包含Si层、Si02层、SiN层 或SiON层、或者其中两者或更多者的组合。在一个示例中，含Si层104 可包含覆盖Si层的Si02层。在另一个示例中，含Si层104可包含覆盖Si 层的SiN层或SiON层。Si层可以是结晶态的、多晶态的或无定形的。根 据本专利技术的一个实施例，Si层可以是张应变Si层。图1D示出了在将衬底100维持在低于700。C的温度下的同时、图1C 中所示的含Si层104被暴露于UV辐射105和包含含氧、含氮或含氧氮气 体的处理气体以通过含Si层104的氧化形成含Si电介质层104a的情形。 UV辐射暴露可以利用包含UV辐射源的处理系统执行，这将在下面结合 图5描述。这里所用的含Si层104的氧化是指含Si层104和氧、氮或者 氧和氮之间的、将氧、氮、或者氧和氮两者结合到含Si层104中的化学反 应。因而，氧化可以形成包括Si02层、SiON层或SiN层的含Si电介质层 104a。本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：　在真空处理工具中提供衬底，所述衬底具有在所述衬底上的应变含Ｇｅ层和在所述应变含Ｇｅ层上的含Ｓｉ层；　将所述衬底维持在低于７００℃的温度下；以及　在ＵＶ辅助氧化工艺中将所述含Ｓｉ层暴露于氧化 基，以在最小化下层的应变含Ｇｅ层中的氧化和应变松弛的同时形成含Ｓｉ电介质层。

【技术特征摘要】
【国外来华专利技术】US 2006-9-29 11/529,3531. 一种形成半导体器件的方法，包括在真空处理工具中提供衬底，所述衬底具有在所述衬底上的应变含Ge层和在所述应变含Ge层上的含Si层；将所述衬底维持在低于700℃的温度下；以及在UV辅助氧化工艺中将所述含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。2. 如权利要求1所述的方法，其中所述含Si层包括Si层、Si02层、 SiN层或SiON层，或者其中两者或更多者的组合。3. 如权利要求1所述的方法，其中所述暴露包括将所述含Si层暴露于 紫外辐射和处理气体，所述处理气体包含含氧气体、含氮气体或者含氧氮 气体。4. 如权利要求3所述的方法，其中所述处理气体包括02、 H20、 N2、 NH3、 NO、 N02或N20，或者其中两者或更多者的组合。5. 如权利要求3所述的方法，其中所述暴露包括通过紫外辐射源生成 所述紫外辐射，所述紫外辐射源与所述衬底通过对于所述紫外辐射呈透射 性的窗口间隔。6. 如权利要求3所述的方法，其中所述暴露包括生成172nm波长的紫 外辐射。7. 如权利要求1所述的方法，其中所述含Si电介质层包括Si02层、 SiON层或SiN层，或者其中两者或更多者的组合。8. 如权利要求1所述的方法，其中所述含Si层包括低密度SiOx层， 并且所形成的含Si电介质层包括Si02层、SiON层或其组合。9. 如权利要求7所述的方法，其中所述含Si层具有约0.3 nm和约2 nm之间的厚度，并且所形成的含Si电介质层具有约0.3 nm和约2 nm之 间的厚度。10. 如权利要求7所述的方法，其中所述含Si层具有约0.5 nm和约1 nm之间的厚度，并且所形成的含Si电介质层具有约0.5 nm和约1 nm之间的厚度。11. 如权利要求1所述的方法，其中所述暴露包括将所述含Si层暴露于紫外辐射和包括02或H20的第一处理气体；以及之后，将所述含Si层暴露于紫外辐射和包括N2或NH3的第二处理气体。12. 如权利要求1所述的方法，其中所述暴露包括将所述含Si层暴露于紫外辐射和包括N2或NH3的第一处理气体；以及之后，将所述含Si层暴露于紫外辐射和包括02或H20的第二处理气体。13. 如权利要求1所述的方法，其中所述提供包括在所述衬底上沉积应变含Ge层；以及在所述应变含Ge层上形成含Si层，其中所述沉积和形成步骤之一或 这两者是在所述真空处理工具中执行的。14. 如权利要求1所述的方法，还包括在所形成的含Si电介质层上形 成栅极电极层，所述栅极电极层包括多晶硅、W、 WN、 WSix、 Al、 Mo、 Ta、 TaN、 TaSiN、 HfN、 HfSi、 HfSiN、 Ti、 TiN、 TiSiN、 Mo、 MoN、 Re、 Pt或Ru。15. 如权利要求1所述的方法，还包括在所形成的含Si电介质层上形成高k电介质层，其中所述高k电介质层包括Ta205、 Ti02、 Zr02、 A1203 、 Y203 、 HfSiOx、 Hf02 、 Zr02 、 ZrSiOx、 TaSiOx、 SrOx、 SrSiOx、 LaOx、 LaSiOx、 YOx或YSiOx，或者其中 两者或...

【专利技术属性】
技术研发人员：格特莱乌辛克，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]