多种半导体衬底的隔离结构包括衬底中形成的沟槽，该沟槽在用电介质
填充或者用导电材料填充并且沿沟槽的壁用电介质衬层。所述沟槽可以与掺
杂的侧壁隔离区结合使用。所述沟槽和侧壁隔离区可以是环形的并且围绕衬
底的隔离袋区。所述隔离结构通过模块注入和蚀刻工艺而形成而，其不包括
显著的热处理或掺杂剂的扩散，使得所得的结构紧凑并且可以被紧密地群集
在所述衬底的表面中。
【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请涉及于2002年9月29日提交的申请No.10/262,567，现为美国专利No.6,855,985，其整体以引用的方式引入于此。
本专利技术涉及半导体芯片制造，更具体地涉及以高密度单片地在半导体芯片中制造并电隔离双极、CMOS和DMOS晶体管和无源器件的方法，而无需外延层或高温制造工艺步骤。
技术介绍
在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表面上的器件。存在各种这样做的方法。一种方法是通过使用著名的LOCOS(硅的局部氧化)工艺，其中芯片的表面用例如氮化硅的相对硬的材料掩模并且厚氧化物层热生长于掩模的开口中。另一方法是在硅中蚀刻沟槽并且随后用例如氧化硅的电介质材料填充沟槽，也称为沟槽隔离。尽管LOCOS和沟槽隔离都可以避免器件之间的表面导通，但是它们不便于完全的电隔离。需要完全的电隔离以集成包括双极结晶体管和包括功率DMOS晶体管的各种金属氧化物半导体(MOS)晶体管的某些类型的晶体管。还需要完全的电隔离以便允许CMOS控制电路在工作期间浮置于衬底电位之上的电位阱。完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。非隔离的CMOS制造和结构传统CMOS晶片制造，在提供高密度晶体管集成时，不便于其制造的器件的完全电隔离。例如图1A示出了现有技术的双阱CMOS的简化截面图。图1A示出了晶体管制造之前在P型衬底2中形成N阱(NW)区4A和4B以及P阱(PW)区3A和3B。图1B示出了在晶体管形成之后的CMOS结构10，其包括P阱3A内制造的N沟道MOSFET、在N阱4B内形成的P沟道MOSFET，被居间的LOCOS-->场氧化物层11所隔离。P沟道和N沟道MOSFET的结合，一起构成互补MOS晶体管，也被称CMOS。在PW区3A内，形成N沟道MOSFET，其包括具有轻掺杂的漏极(LDD)15的浅N+源极-漏极注入区14、多晶硅栅极19、和P+对PW接触区13。在NW区4B内，形成P沟道MOSFET，其包括具有LDD18的浅P+源极-漏极注入区17，多晶硅栅极19、和N+对NW接触区12。NW和PW区被离子注入，通常用后续的高温扩散以便驱动掺杂剂进入衬底至比注入更大的深度。阱的深度对于例如12V的较高电压的器件通常比对于较低电压尤其是3.3V或更低的电压的器件更大。CMOS结构10的晶体管封装密度很大程度受到被LOCOS氧化物11所浪费的面积的限制，这不可以被减小至深亚微米尺寸而不遭遇众多的问题。CMOS结构10的另一限制是其包括掺杂的多晶硅19而没有任何上覆分流金属的栅极结构。随着晶体管被调整到较小尺寸，栅极电阻促成较慢的开关速度和增加的传播延迟。该栅极电阻的影响在实践上限制了CMOS调整至0.8至0.6微米范围的栅极尺寸。在模拟电路中CMOS10的另一主要限制是其缺少完全的电隔离。如所示，PW区3A被短路于衬底2。由于P阱3A电形成NMOS晶体管的体(或背栅极)，并且由于P型衬底2需要被偏置为最负的芯片上电位(这里称为“地”)，则每个N沟道晶体管的体连接都被偏置至地，限制其有用的工作电压范围并且使N沟道MOSFET受到不希望的衬底噪声的影响。对于具有0.35微米或更小的栅极长度的CMOS晶体管，在图2A中所示出的结构80代表CMOS实现的一般现有技术。在该结构中，LOCOS场氧化物层11被具有最小LOCOS尺寸的一半或更小的尺寸的电介质填充的浅沟槽81所替代。多晶硅栅极包括金属硅化物(例如硅化铂)以便减小栅极电阻。金属夹层多晶硅层叠物有时被称为多晶硅硅化物(polycide)层，一种多晶硅和硅化物的连接。注意在CMOS结构80中，尽管其较小的器件和高集成密度的能力，P阱3A仍然电短路于P型衬底2。在图1C中以截面图示出的N沟道MOSFET25是LOCOS型CMOS结构10的非隔离N沟道器件，其包括在P型衬底26中形成的P阱27，N+注入区33、位于PW沟道区35上方的栅极氧化物36，用多晶硅栅极38和栅极硅化物39置顶。轻掺杂漏极延伸34自对准于栅极38而N+区33自对-->准于侧壁隔离体37。还是在MOSFET 25中，金属互连41的单层也被包括，用于说明的用途，尽管集成电路可以使用从2至10层的金属互连。金属互连41，典型地是铝铜或铝铜硅合金，穿过层间电介质(ILD)32中的接触开口并且穿过薄阻挡金属40来接触N+区33。阻挡金属，典型地包括钛、铂或钨，被引入以便避免在工艺期间金属毛刺(即细丝)穿过N+至P阱结形成合金并且使晶体管结短路。注意独特形状的氧化物31具有鸟头和延伸的喙的外观，这里氧化物厚度在几十微米的距离上渐变。该形状来自于硅和用于局部避免有源器件区中氧化的覆盖的氮化物层之间存在的应力。随着场氧化的进行，在氮化物掩模下的氧扩散，提升其边缘从而产生独特的特征形状。鸟喙对于较小的晶体管具有几个不利的效应，影响晶体管的阈值和增益，并且浪费可以利用的地域(real estate)。在一些工艺中，在LOCOS场氧化之前P型场掺杂剂PFD 29被引入以便提高阈值并且抑制任何两个相邻N型区之间的表面泄漏。N型场掺杂剂NFD 30也可以被引入N阱区28上方的场区以便避免相邻P区之间的寄生泄漏。NFD和PFD两个区域的问题都是它们在场氧化期间扩散得过深并且可以不利地影响晶体管的电特性，具体地是对于深亚微米器件。P阱27的另一特性是其非高斯(Gaussian)掺杂分布，尤其在沟道区35中。在图1D的掺杂剂浓度图50中示出了沿垂直剖面线A-A’的一种可能的掺杂分布。如所示，PW 27的掺杂剂浓度，如曲线52所示，遵循与作为水平线51示出的衬底26的恒定掺杂浓度相交的高斯分布。由于PW 27和衬底26都是P型，所以在它们相遇处不存在PN结，并且P阱不与衬底隔离。峰53、54、和55代表位于沟槽区中的被注入的P型掺杂剂以便避免体穿通击穿，从而避免表面下泄漏，并且分别设置器件的阈值电压。但是，所示出的曲线图代表理想的一维掺杂分布并且忽略了栅极下面由场掺杂剂或场氧化物所引起的横向侵入的影响，场掺杂剂和场氧化物两者都经常以不利的方式改变两维和甚至三维掺杂分布。由于鸟喙形状变得对于轻微的工艺变化敏感，所以将LOCOS调整至较薄的最终厚度的较小的尺寸是有问题的。在图2B的截面中示出的N沟道MOSFET 100通过用电介质填充沟槽104替代场氧化工艺而避免前述LOCOS问题。形成电介质填充沟槽隔离区的方法在相关的申请No.11/298,075讨论，该申请由Richard K.Williams于2005年12月9日提交，题目为“半导体集成电路衬底的隔离结构及其形成-->方法”(Isolation Structures for Semiconductor Integrated Circuit Substrates andMethods of Forming the same”)，其整体通过引用的方式结合于此。没有LOCOS，没有鸟喙存在侵占于多晶硅栅极113上或影响沟道区112的掺杂，并且器件100可以被调整为更小的尺寸。与其先驱相似，N沟道MOSFET 100形成在P阱102中，P阱102电短路于P衬底101并且不提供电隔离。图3A示出了使用LOCOS或本文档来自技高网...
【技术保护点】
一种在第一导电类型的半导体衬底中形成的隔离结构，包括： 与所述第一导电类型相反的第二导电类型的底隔离区； 从所述衬底的表面向下延伸的环形电介质填充沟槽； 所述第二导电类型的环形侧壁区，至少从所述电介质填充沟槽的底部延伸到底 隔离区，其中所述底隔离区，电介质填充沟槽和侧壁区一起包围所述衬底的被隔离的袋区。
【技术特征摘要】
【国外来华专利技术】2006.5.31 US 11/444,1021.一种在第一导电类型的半导体衬底中形成的隔离结构，包括：与所述第一导电类型相反的第二导电类型的底隔离区...
【专利技术属性】
技术研发人员：余亨熙，陈伟钿，唐纳德·R·迪斯尼，理查德·K·威廉斯，琼韦·陈，
申请(专利权)人：先进模拟科技公司，
类型：发明
国别省市：US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。