被隔离的集成电路器件制造技术

一种半导体器件的隔离结构，包括底板隔离区、所述底板隔离区上方的电介质填充的沟槽和从所述沟槽的底部向下延伸至所述底板隔离区的侧壁隔离区。该结构提供半导体衬底中相对深的被隔离的袋，而且限制在所述衬底中必须被蚀刻的沟槽的深度。各种器件，包括金属氧化物半导体场效应晶体管、双极晶体管、二极管、和结型场效应晶体管形成于所述被隔离的袋中。

【技术实现步骤摘要】
【国外来华专利技术】被隔离的集成电路器件
技术介绍
在半导体集成电路(ic)芯片的制造中，经常必须电隔离形成于芯片的表面上的 器件。存在各种做此的方式。 一种方式是使用公知的LOCOS(硅的局部氧化)工艺，其中芯 片的表面用例如氮化硅的相对硬的材料遮掩并且在掩模的开口中热生长厚氧化物层。另一 种方式是在硅中蚀刻沟槽并且随后用例如氧化硅的电介质材料填充沟槽，其被称为沟槽隔 离。虽然LOCOS和沟槽隔离都可以避免器件之间的不希望的表面导电，但是它们不有助于 完全电隔离。 完全电隔离对于集成某些类型的晶体管是必须的，包括双极结晶体管和包括功率 匿OS晶体管的各种金属氧化物半导体(MOS)晶体管。对于允许CMOS控制电路在工作期间 浮置于比衬底电位高得多的电位，完全隔离也是必须的。完全隔离在模拟、功率和混合信号 集成电路的制造中尤为重要。 虽然传统CMOS晶片制造提供了高密度晶体管集成，但是它不有助于其制造的器 件的完全电隔离。具体地，包含于在P型衬底中制造的传统CMOS中的NMOS晶体管具有短 路于衬底的其P阱本体或者背栅极并且因而不能浮置于衬底电位之上。该限制是实 质性的，阻碍了NMOS晶体管作为高侧开关，模拟导通晶体管，或作为双向开关的应用。它还 使得电流探测更为困难并且经常排除了使得NMOS器件更为抗雪崩所需要的集成源极_本 体短路的使用。 此夕卜，由于传统CMOS中的P型衬底被偏置为最负的芯片上电位(界定为地)， 所以每一个NMOS器件都必须受到不希望的衬底噪声。 完全电隔离的需求在相关的申请No. 11/298， 075，标题为半导体集成电路衬底 的隔离结构及其制造方法，，(Isolation Structures For Semiconductorlntegrated Circuit And Methods Of Forming The Same)中被详细描述，其于2005年12月9日提 交，作者为R. K. Williams等，其整体通过引用的方式结合于此。 传统隔离工艺技术 集成器件的完全电隔离典型地使用三重扩散、外延结、或电介质隔离而实现。完全 电隔离的最通常的形式是结隔离。尽管没有氧化物围绕各器件或电路的电介质隔离那样理 想，在历史上结隔离提供了制造成本和隔离性能之间的最佳折衷。 采用结隔离，电隔离的CMOS要求复杂的结构，其要求在电连接至P型衬底的深P 型隔离的环形环所围绕的P型衬底的顶上生长N型外延层，以通过下面和在所有侧上的P 型材料而完全隔离N型外延岛。外延层的生长是缓慢和耗时的，代表半导体晶片制造中单 个最昂贵的步骤。隔离扩散也是昂贵的，使用延长的持续时间(高达18小时)的高温扩散 形成。为了能够抑制寄生器件，重掺杂N型埋入层NBL还必须在外延生长之前被遮掩并且 被选择性地引入。 为了在外延生长和隔离扩展期间最小化向上扩散，慢扩散掺杂剂例如砷(As)或 锑(Sb)被选择以便形成N型埋入层(NBL)。但是在外延生长之前，该NBL层必须被扩散得 足够深从而减小其表面浓度，否则外延生长的浓度控制将受到不利影响。因为NBL由慢扩13散剂构成，所以该外延前扩散工艺可以花费大于10小时。 仅当隔离完成之后才可以开始传统CMOS制造，与传统CMOS相比，结隔离工艺的制 造添加了相当多的时间和复杂度。 由于结隔离制造方法取决于高温工艺以便形成深扩散的结并且生长外延层，这些 高温工艺是昂贵的并且难于制造，并且与大直径晶片制造不相容，所以展示出器件电性能 的显著变化并且阻碍高晶体管集成密度。结隔离的另一缺点是被隔离结构浪费且否则可以 用于制造有效的晶体管或电路的面积。作为又一复杂化的因素，对于结隔离，设计准则(和 被浪费的面积)取决于被隔离的器件的最大电压。显然，传统外延结隔离，尽管其电益处， 过于浪费面积以致于不能仍作为混合信号和功率集成电路的可行的技术选项。 传统结隔离的限制在前述申请No. 11/298， 075中被更为详细地描述。 采用轮廓注入的无外延全隔离BCD工艺 如Richard K. Williams等人在美国专利No. 6， 855， 985、6， 900， 091和6， 943， 426 中所公开的(其通过引用的方式在此并入)，完全隔离工艺集成CM0S，双极和匿0S晶体管 可以被实现而无需高温扩散或外延。该模块化BCD工艺的原理依赖通过有轮廓的氧化物的 高能(MeV)离子注入从而生产具有实质上无需高温工艺的自形成隔离结构。通过有轮廓 的氧化物的共形离子注入的原理的构思是，通过穿过较厚的氧化物层注入，掺杂剂原子将 位于更接近硅表面；而通过穿过较薄的氧化物层注入，掺杂剂原子将位于硅中更深，离开表 面。由于没有采用高温工艺，该低热预算工艺从经历极少或没有掺杂剂再分布的注入原 样的掺杂剂分布获益。 穿过LOCOS场氧化物而被注入的掺杂剂，形成共形隔离结构，其又被用于包封和 隔离多电压CMOS、双极晶体管和来自共同的P型衬底的其它器件。相同的工艺能够集成双 极晶体管和各种双结匿OS功率器件，所有都使用共形和不同剂量和能量的不同剂量和能 量的链式离子注入而被调整。 虽然该无外延低热预算技术具有超过非隔离和外延的结隔离工艺的许多优点，但是 其对于LOCOS的依赖性施加了对调整尺寸为更小尺寸和较高晶体管密度的能力上的某些限制。 为了改善CMOS晶体管集成密度，出现于LOCOS结构的边缘的公知的鸟喙锥形必 须被减小为更为垂直的结构，使得器件可以放置得更接近，用于更高的封装密度。但是，窄 LOCOS鸟喙引起隔离侧壁的宽度变得不可接受地窄并且隔离质量被牺牲。在比光刻限制大 得多的尺寸，LOCOS的其它实际限制变得明显。这样的限制包括被扭曲的场氧化物形状、过 量的氧化物减薄、高应力、高表面状态电荷、低劣质量的栅极电介质等等。 所需要的是实施消除了前述LOCOS的限制的完全隔离的、低热预算、无外延的集 成电路工艺的新策略。 本专利技术还包括隔离的MOSFET，其包括沉没的底板隔离区，包括电介质材料的填充 的沟槽，和从填充的沟槽的底部延伸至底板隔离区的侧壁隔离区，这些元件包封衬底的隔 离的袋，MOSFET形成于隔离袋中。在一实施例中，沟槽用电介质材料填充；在另一实施例 中，沟槽包括导电材料和衬里沟槽的壁的电介质材料。
技术实现思路
本专利技术的隔离结构，包括沉没的底板隔离区、位于所述底板隔离区上方的电介质填充的沟槽、和从沟槽的底部延伸至底板隔离区的侧壁隔离区，所有这些一起包封衬底的 隔离袋。底板隔离区通过将掺杂剂注入衬底而形成并且侧壁隔离区相似地通过在用电介质 材料填充沟槽之前通过穿过沟槽的底部注入掺杂剂而形成。侧壁隔离区可以通过一系列不 同注入能量的注入而形成。这些工艺可以在低温环境中进行，使得注入区保持与当被注入 时基本相同的尺寸和形状。没有使用外延或其它高温工艺。在可以以任意顺序进行步骤的 意义上，工艺是模块化的，尽管优选在注入侧壁隔离区之前蚀刻沟槽。 本专利技术包括在隔离袋中各种器件的制造，包括MOSFET、 JFET、双极晶体管和二极 管。包括一个以上深部的非单调阱可以被用于优化器件性能，该深部比一个以上的浅部更 重掺杂。例如，N沟道MOSFET可以在该型的P型阱中形成，或者P沟道MOSFET可以在该型 的N型本文档来自技高网...

【技术保护点】
一种在半导体衬底中形成的半导体结构，所述衬底不包括外延层，所述半导体结构包括隔离结构，所述隔离结构包括：第一导电类型的底板隔离区，沉没于所述衬底中；填充沟槽，从所述衬底的表面向下延伸，所述填充沟槽包括电介质材料，所述填充沟槽的底部位于所述底板隔离区的上方；和所述第一导电类型的侧壁隔离区，从所述填充沟槽底部向下至少延伸至所述底板隔离区，使得所述侧壁区交叠所述底板隔离区，其中所述底板隔离区、填充沟槽和侧壁区一起包封所述衬底的隔离袋，部分所述衬底邻接第二导电类型的所述隔离结构的外侧，所述第二导电类型与所述第一导电类型相反；位于所述隔离袋中的阱，所述阱至少包括上部和下部，所述上部位于所述下部上方，所述下部具有比所述上部的最大掺杂浓度大的最大掺杂浓度；和金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括交叠所述衬底的表面并且通过栅极电介质层与所述衬底分离的栅极；包括沟道区的本体区，所述沟道区与所述栅极下面的所述衬底的表面相邻定位；与所述衬底的表面相邻定位的源极区；和与所述衬底的表面相邻定位的漏极区，所述沟道区位于所述源极区和漏极区之间，所述源极，漏极和本体区位于所述阱中。

【技术特征摘要】
【国外来华专利技术】US 2007-3-28 60/920,488;US 2007-12-17 12/002,358一种在半导体衬底中形成的半导体结构，所述衬底不包括外延层，所述半导体结构包括隔离结构，所述隔离结构包括第一导电类型的底板隔离区，沉没于所述衬底中；填充沟槽，从所述衬底的表面向下延伸，所述填充沟槽包括电介质材料，所述填充沟槽的底部位于所述底板隔离区的上方；和所述第一导电类型的侧壁隔离区，从所述填充沟槽底部向下至少延伸至所述底板隔离区，使得所述侧壁区交叠所述底板隔离区，其中所述底板隔离区、填充沟槽和侧壁区一起包封所述衬底的隔离袋，部分所述衬底邻接第二导电类型的所述隔离结构的外侧，所述第二导电类型与所述第一导电类型相反；位于所述隔离袋中的阱，所述阱至少包括上部和下部，所述上部位于所述下部上方，所述下部具有比所述上部的最大掺杂浓度大的最大掺杂浓度；和金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括交叠所述衬底的表面并且通过栅极电介质层与所述衬底分离的栅极；包括沟道区的本体区，所述沟道区与所述栅极下面的所述衬底的表面相邻定位；与所述衬底的表面相邻定位的源极区；和与所述衬底的表面相邻定位的漏极区，所述沟道区位于所述源极区和漏极区之间，所述源极，漏极和本体区位于所述阱中。2. 根据权利要求l的半导体结构，其中所述阱是第一导电类型的并且与所述侧壁隔离 区交叠。3. 根据权利要求2的半导体结构，其中所述阱是第一导电类型的并且与所述底板隔离 区交叠。4. 根据权利要求l的半导体结构，其中所述金属氧化物半导体场效应晶体管还包括漏 极扩展，所述漏极扩展与所述漏极区具有相同的导电类型但是比所述漏极区掺杂得更轻， 所述漏极扩展与所述漏极区相邻定位并且在所述漏极区和所述沟道区之间。5. 根据权利要求1的半导体结构，其中所述填充沟槽被填充以电介质材料。6. 根据权利要求1的半导体结构，其中所述填充沟槽包括导电材料，所述电介质材料 衬里所述填充沟槽的壁。7. 根据权利要求1的半导体结构，还包括第二隔离结构，所述第二隔离结构包括 第一导电类型的第二底板隔离区，沉没于所述衬底中；第二填充沟槽，从所述衬底的表面向下延伸，所述第二填充沟槽的底部位于所述第二 底板隔离区的上方；所述第一导电类型的第二侧壁隔离区，从所述第二填充沟槽底部向下至少延伸至所述 第二底板隔离区，使得所述第二侧壁区交叠所述第二底板隔离区，其中所述第二底板隔离 区、第二填充沟槽和第二侧壁区一起包封所述衬底的第二隔离袋；所述第二隔离袋包括双 极晶体管，所述双极晶体管包括发射区，基区和集电区，所述基区包括第二阱，所述第二阱 具有与所述阱的垂直掺杂分布基本相似的垂直掺杂分布。8. 根据权利要求1的半导体结构，其中所述阱是第一导电类型的并且各所述源极和漏 极区是第二导电类型的，所述隔离袋还包括所述第二导电类型的第二阱，所述第二阱至少包括第二上部和第二下部，所述第二上 部位于所述第二下部上方，所述第二下部具有比所述第二上部的最大掺杂浓度大的最大掺杂浓度；和第二金属氧化物半导体场效应晶体管，所述第二金属氧化物半导体场效应晶体管包括 交叠所述衬底的表面并且通过第二栅极电介质层与所述衬底分离的第二栅极；与直接在所 述第二栅极下面的所述衬底的表面相邻定位的第二沟道区；与所述衬底的表面相邻定位的 第二源极区；和与所述衬底的表面相邻定位的第二漏极区，所述第二沟道区位于所述第二 源极和第二漏极区之间，各所述第二源极和第二漏极区是第一导电类型的，所述第二源极、 第二漏极和第二本体区位于所述第二阱中。9. 根据权利要求8的半导体结构，还包括第二隔离结构，所述第二隔离结构包括 第一导电类型的第二底板隔离区，沉没于所述衬底中；第二填充沟槽，从所述衬底的表面向下延伸，所述第二填充沟槽的底部位于所述第二 底板隔离区的上方；禾口所述第一导电类型的第二侧壁隔离区，从所述第二填充沟槽的底部向下至少延伸至所 述第二底板隔离区，使得所述第二侧壁区交叠所述第二底板隔离区，其中所述第二底板隔 离区、第二填充沟槽和第二侧壁区一起包封所述衬底的第二隔离袋；所述第二隔离袋包括 双极晶体管，所述双极晶体管包括发射区，基区和集电区，所述基区包括第三阱，所述第三 阱具有与所述阱的垂直掺杂剂分布基本相似的垂直掺杂剂分布，所述集电区包括第四阱， 所述第四阱具有与所述第二阱的垂直掺杂剂分布基本相似的垂直掺杂剂分布。10. 根据权利要求8的半导体结构，其中所述第二阱的下边界位于所述底板隔离区的 上边界上方，使得所述隔离袋的居间部分保持在所述第二阱和所述底板隔离区之间，所述 居间部分是第二导电类型的，所述隔离袋还包括至少部分位于所述第二阱和所述底板隔离 区之间的所述第二导电类型的注入区，所述第二导电类型的区具有比所述居间部分大的掺 杂浓度。11. 根据权利要求8的半导体结构，其中所述隔离袋包括第二隔离结构，所述第二隔离 结构位于所述阱和第二阱之间，并且包括第二填充沟槽，从所述衬底的表面向下延伸，所述第二填充沟槽的底部位于所述底板 隔离区的上方；禾口所述第一导电类型的第二侧壁隔离区，从所述第二填充沟槽的底部向下至少延伸至底 板隔离区，使得所述第二侧壁隔离区交叠所述底板隔离区。12. 根据权利要求8的半导体结构，还包括第二隔离结构，所述第二隔离结构包括 所述第一导电类型的第二底板隔离区，沉没于所述衬底中；第二填充沟槽，从所述衬底的表面向下延伸，所述第二填充沟槽的底部位于所述第二 底板隔离区上方；禾口所述第一导电类型的第二侧壁隔离区，从所述第二填充沟槽的底部至少延伸至所述第 二底板隔离区，使得所述第二侧壁隔离区交叠所述第二底板隔离区，其中所述第二底板隔 离区、第二填充沟槽、和第二阱区一起包封所述衬底的第二隔离袋；所述第二隔离袋包括所述第一导电类型的第三阱，所述第三阱至少包括第三上部和第三下部，所述第三上 部位于所述第三下部上方，所述第三下部具有比所述第三上部的最大掺杂浓度大的最大掺 杂浓度；和第三金属氧化物半导体场效应晶体管，所述第三金属氧化物半导体场效应晶体管包括交叠所述衬底的表面并且通过第三栅极电介质层与所述衬底分离的第三栅极；与直接在所 述第三栅极下面的所述衬底的表面相邻定位的第三沟道区；与所述衬底表面相邻定位的第 三源极区；和与所述衬底表面相邻定位的第三漏极区，所述第三沟道区位于所述第三源极 区和第三漏极区之间，所述第三源极、第三漏极和第三本体区位于所述第三阱中；所述第二导电类型的第四阱，所述第四阱至少包括第四上部和第四下部，所述第四上 部位于所述第四下部上方，所述第四下部具有比所述第四上部的最大掺杂浓度大的最大掺 杂浓度；和第四金属氧化物半导体场效应晶体管，所述第四金属氧化物半导体场效应晶体管包括 交叠所述衬底的表面并且通过第四栅极电介质层与所述衬底分离的第四栅极；与直接在所 述第四栅极下面的所述衬底的表面相邻定位的第四沟道区；与所述衬底的表面相邻定位的 第四源极区；和与所述衬底表面相邻定位的第四漏极区，所述第四沟道区位于所述第四源 极区和第四漏极区之间，所述第四源极、第四漏极和第四本体区位于所述第四阱中，其中各所述第三和第四栅极电介质层的厚度比各所述第一和第二栅极电介质层的厚 度大。13. 根据权利要求12的半导体结构，其中所述第三阱的垂直掺杂剂分布与所述阱的垂 直掺杂剂分布不同。14. 根据权利要求13的半导体结构，其中所述第四阱的垂直掺杂剂分布与所述第二阱 的垂直掺杂剂分布不同。15. 根据权利要求12的半导体结构，其中所述第三阱比所述阱更深地延伸进入所述衬底。16. 根据权利要求15的半导体结构，其中所述第四阱比所述第二阱更深地延伸进入所 述衬底。17. 根据权利要求12的半导体结构，其中各所述阱和所述第三阱从所述衬底的表面向 下延伸，所述第三阱在所述衬底的表面具有比所述阱低的掺杂浓度。18. 根据权利要求17的半导体结构，其中各所述第二阱和第四阱从所述衬底的表面向 下延伸，所述第四阱在所述衬底的表面具有比所述第二阱低的掺杂浓度。19. 根据权利要求12的半导体结构，还包括横向位于所述第一和第二底板隔离区之间 的所述第二导电类型的注入区，所述注入区具有比邻接所述注入区的所述衬底部分高的掺 杂浓度。20. 根据权利要求1的半导体结构，其中所述漏极区被所述沟道区横向围绕并且所述 沟道区被所述源极区横向围绕。21. 根据权利要求l的半导体结构，其中所述源极区被所述沟道区横向围绕并且所述 沟道区被所述漏极区横向围绕。22. —种形成于半导体衬底中的半导体结构，所述衬底不包括外延层，所述半导体结构 包括隔离结构，所述隔离结构包括第一导电类型的底板隔离区，沉没于所述衬底中；填充沟槽，从所述衬底的表面向下延伸，所述填充沟槽包括电介质材料，所述填充沟槽 的底部位于所述底板隔离区上方；禾口第一导电类型的侧壁隔离区，从所述填充沟槽的底部向下至少延伸至所述底板隔离区，使得所述侧壁隔离区交叠所述底板隔离区，其中所述底板隔离区、填充沟槽和侧壁隔离 区一起包封所述衬底的隔离袋，部分所述衬底邻接第二导电类型的所述隔离结构的外侧， 所述第二导电类型与所述第一导电类型相反；禾口金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括交叠所述 衬底的表面并且通过栅极电介质层与所述衬底分离的栅极；包括沟道区的所述第一导电类 型的本体区，所述沟道区与所述栅极下面的所述衬底的表面相邻定位；与所述衬底的表面相邻定位的所述第二导电类型的源极区；和与所述衬底的表面相邻定位的所述第二导电类 型的漏极区，所述沟道区位于所述源极区和漏极区之间，所述源极、漏极和本体区位于所述 隔离袋中，所述本体区毗邻所述填充沟槽并且交叠所述侧壁隔离区。23. 根据权利要求22的半导体结构，其中所述金属氧化物半导体场效应晶体管还包括 所述漏极区和沟道区之间的所述第一导电类型的漂移区。24. 根据权利要求22的半导体结构，还包括与所述衬底的表面和所述隔离袋外侧的填 充沟槽相邻定位的所述第一导电类型的端区，所述端区电短路于所述 本体区。25. —种隔离的双极晶体管，包括 第一导电类型的衬底，所述衬底不包括外延层；第二导电类型的底板隔离区，所述第二导电类型与所述第一导电类型相反，沉没于所 述衬底中；填充沟槽，从所述衬底的表面向下延伸，所述填充沟槽的底部位于所述底板隔离区上方；所述第二导电类型的侧壁隔离区，从所述填充沟槽的底部向下至少延伸至所述底板隔 离区，使得所述底板隔离区、填充沟槽和侧壁区一起包封所述衬底的隔离袋； 发射区、基区，形成于所述隔离袋中，以及集电区。26. 根据权利要求25的隔离的双极晶体管，其中所述集电区包括在所述隔离袋中形成 的阱，所述阱至少包括上部和下部，所述上部位于所述下部上方，所述下部具有比所述上部 的最大掺杂浓度大的最大掺杂浓度。27. 根据权利要求26的隔离的双极晶体管，其中所述阱交叠所述侧壁隔离区。28. 根据权利要求26的被隔离从双极晶体管，其中所述阱交叠所述底板隔离区。29. 根据权利要求25的隔离的双极晶体管，其中所述发射区是第二导电类型的，而所 述基区是第一导电类型的。30. 根据权利要求28的隔离的双极晶体管，其中所述基区包括在所述隔离袋中形成的 所述第一导电类型的第二阱，所述第二阱至少包括上部和下部，所述第二阱的上部位于所 述第二阱的下部上方，所述第二阱的下部具有比所述第二阱的上部的最大掺杂浓度大的最 大掺杂浓度。31. 根据权利要求25的隔离的双极晶体管，其中所述底板隔离区形成所述集电区的下部。32. 根据权利要求31的隔离的双极晶体管，还包括提供从所述集电区的下部至所述衬 底的表面的电接触的所述第二导电类型的沉区。33. 根据权利要求32的隔离的双极晶体管，还包括从所述衬底的表面向下延伸的第二 填充沟槽，所述第二填充沟槽的底部位于所述底板隔离区上方；和从所述第二填充沟槽的底部向下至少延伸至所述底板隔离区的所述第二导电类型的第二侧壁隔离区，所述第二填 充沟槽位于所述下沉区和所述隔离袋区之间。34. 根据权利要求25的隔离的双极晶体管，其中所述填充沟槽被电介质材料填充。35. 根据权利要求25的隔离的双极晶体管，其中所述填充沟槽的中心部分包含导电材 料，所述导电材料被电介质材料横向围绕，所述导电材料与所述侧壁区电接触。36. 根据权利要求25的隔离的双极晶体管，其中所述发射区是第一导电类型的并且所 述基区是第一导电类型的。37. 根据权利要求36的隔离的双极晶体管，其中所述基区包括在所述隔离袋中形成的 所述第二导电类型的第二阱，所述第二阱至少包括上部和下部，所述第二阱的上部位于所 述第二阱的下部上方，所述第二阱的下部具有比所述第二阱的上部的最大掺杂浓度大的最 大掺杂浓度。38. 根据权利要求37的隔离的双极晶体管，包括位于所述第二阱和所述底板隔离区之 间的所述第一导电类型的注入区，所述注入区具有比所述衬底的掺杂浓度大的掺杂浓度。39. 根据权利要求37的隔离的双极晶体管，还包括位于所述第二阱和所述底板隔离区 之间的所述第二导电类型的注入区，所述注入区具有比所述衬底的掺杂浓度大的所述第二 导电类型的掺杂浓度。40. 根据权利要求25的半导体结构，其中所述发射极包括多晶硅。41. 根据权利要求25的半导体结构，包括所述第二导电类型的隔离接触阱，所述隔离 接触阱从所述衬底的表面延伸并且至少交叠部分的所述侧壁隔离区。42. 根据权利要求41的半导体衬底，其中所述隔离阱至少包括上部和下部，所述隔离 阱的上部位于所述隔离阱的下部上方，所述隔离阱的下部具有比所述隔离阱的上部的最大 掺杂浓度大的最大掺杂浓度。43. 根据权利要求35的隔离的双极晶体管，其中所述导电材料提供从所述衬底的表面 至所述底板隔离区的电接触。44. 多个隔离的双极晶体管，包括 第一导电类型的衬底，所述衬底不包括外延层；第二导电类型的第一底板隔离区，所述第二导电类型与所述第一导电类型相反，沉没 于所述衬底中；从所述衬底的表面向下延伸的第一填充沟槽，所述填充沟槽的底部位于所述第一底板 隔离区上方；从所述第一填充沟槽的底部向下至少延伸至所述第一底板隔离区的所述第二导电类 型的第一侧壁隔离区，使得所述第一底板隔离区、第一填充沟槽和第一侧壁隔离区一起包 封所述衬底的第一隔离袋；集电区、形成在所述第一隔离袋中的发射区、和基区；沉没于所述衬底中的所述第二导电类型的第二底板隔离区；从所述衬底的表面向下延伸的第二填充沟槽，所述第二填充沟槽的底部位于所述第二 底板隔离区上方；从所述第二填充沟槽的底部向下至少延伸至第二底板隔离区的所述第二导电类型的 第二侧壁隔离区，使得所述第二底板隔离区、第二填充沟槽和第二侧壁隔离区一...

【专利技术属性】
技术研发人员：理查德K威廉斯，唐纳德R迪斯尼，陈伟钿，
申请(专利权)人：先进模拟科技公司，
类型：发明
国别省市：US[美国]