半导体器件制造技术

本发明专利技术提供一种半导体器件，由使用以ｐＭＯＳ的栅极宽为ｎＭＯＳ的栅极宽的两倍的ＳＧＴ的高集成、高速的至少两段以上的ＣＭＯＳ反向器结合电路构成。本发明专利技术的半导体器件由结合两段以上的ＣＭＯＳ反向器的ＣＭＯＳ反向器结合电路构成，第一ＣＭＯＳ反向器由第一行第一列与第二行第一列的ｐＭＯＳ?ＳＧＴ与第一行第二列的ｎＭＯＳ?ＳＧＴ构成，第二ＣＭＯＳ反向器由第一行第三列与第二行第三列的ｐＭＯＳ?ＳＧＴ与第二行第二列的ｎＭＯＳ?ＳＧＴ构成，连接如下的构件：通过岛状半导体下部层连接第一行第一列与第二行第一列的ＳＧＴ的漏极扩散层和第一行第二列的ＳＧＴ的漏极扩散层而配线的输出端子；以及连接第一行第三列与第二行第三列的ＳＧＴ的栅极和第二行第二列的ＳＧＴ的栅极而配线的输入端子。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体器件。
技术介绍
在半导体集成电路中，尤其是使用MOS晶体管的集成电路不断地高集成化。伴随 着该高集成化，其中所使用的MOS晶体管则微细化进行到纳米(nano)领域。数字电路的 基本电路为反向器电路(inverter circuit)，若构成该反向器电路的MOS晶体管的微细化 时，则有漏电流(leak current)的抑制困难，产生因热载子效应(hot carrier effect)造 成的可靠度的降低，且由于必要的电流量确保的要求而无法减小电路的占有面积的问题。 为了解决这种问题，已提出一种对于衬底将源极(source)、栅极(gate)、漏极(drain)配置 于垂直方向，栅极为包围岛状半导体层的构造的Surrounding Gate Transistor(SGT)(环 绕栅极晶体管)，以及提出一种使用SGT的CMOS反向器电路(CMOS invertercircuit)(例 如专利文献1、专利文献2、专利文献3)。显示使用公知的SGT的第一反向器的输出被输入到第二反向器的两段的CMOS反 向器于图1(非专利文献1)。而且，显示剖面图于图2。第一反向器是由两个pMOS SGT 01， 02、一个nMOS SGT 03构成。第二反向器是由两个pMOS SGT 04，05、两个nMOS SGT 06，07构 成。在使用公知的SGT的两段的CMOS反向器中是使用第一电源供给配线Vss、第二电源供 给配线Vcc通过接触端子(contact)经由硅衬底的扩散层而供给的SGT。S卩，nM0S、pM0S的 电源线是配置于与配置有nMOS、pMOS的衬底上的区域不同的区域的栅极区域的下部的一 方。扩散层的电阻与电源供给的金属配线的电阻相比非常的大。若第一电源供给配线Vss、 第二电源供给配线Vcc的电阻增加，则施加至nMOS SGT的源极电压比第一电源电压Vss还 增加，施加至pMOS SGT的源极电压比第二电源电压Vcc还降低。若nMOS SGT的源极电压 比第一电源电压Vss还增力卩，则nMOS SGT的驱动电流下降。若pMOS SGT的源极电压比第 二电源电压Vcc还降低，则pMOS SGT的驱动电流降低。若晶体管的驱动电流降低，则反向 器的输出端子的电容的充放电速度降低。若反向器的输出端子的电容的充放电速度降低， 则反向器的延迟时间增大。因此，在扩散层通过多个接触端子进行金属配线，施加第一电源 电压Vss至nMOSSGT的源极，施加第二电源电压Vcc至pMOS SGT的源极。而且，公知的SGT CMOS反向器是在漏极的扩散层设置接触端子，进行连接于金属 配线，当作第一反向器的输出。由第一反向器的输出的金属配线通过接触端子进行连接于 第二反向器的输入的多晶硅(polysilicon)的栅极。即，在使用公知的衬底接地型SGT的两段的CMOS反向器中，电路占有面积中接触 端子所占的面积的比例大。而且，若第一电源供给配线Vss、第二电源供给配线Vcc的电阻 增加，则反向器的延迟时间增大。而且，因空穴(hole)的迁移率(mobility)为电子的迁移率的一半，故在反向器电 路中PMOS晶体管的栅极宽需设为nMOS晶体管的栅极宽的两倍。日本特开平2-71556日本特开平2-188966日本特开平3-145761 S. ffatanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara,"A Novel Circuit Technology with Surrounding GateTransistors (SGT' s)for Ultra High Density DRAM，s”，IEEE JSSC, Vol. 30,No. 9，1995。
技术实现思路
(专利技术所欲解决的问题)因此，本专利技术的目的为提供一种半导体器件，由使用使第一电源供给配线Vss与 第二电源供给配线Vcc的面积减少，降低电阻以将pMOS SGT的栅极宽设为nMOS SGT的栅 极宽的两倍的SGT的高集成、高速的至少两段以上的CMOS反向器结合电路构成。(用于解决问题的手段)为了解决所述课题，本专利技术提供一种半导体器件，具备结合至少两段以上的CMOS 反向器的CMOS反向器结合电路；所述CMOS反向器结合电路包含第一 CMOS反向器与第二 CMOS反向器，由在衬底上 排列成两行(row)三列(column)的M0S晶体管构成的两段的CMOS反向器；第一列及第三列的M0S晶体管的每一个为p沟道(channel)M0S晶体管；第二列的M0S晶体管的每一个为n沟道M0S晶体管；所述p沟道M0S晶体管及n沟道M0S晶体管的每一个具有对衬底，将漏极、栅极、 源极配置于垂直方向，且栅极包围岛状半导体层的构造；所述第一 CMOS反向器包含第一列的两个p沟道M0S晶体管；第二列的一方的n沟道M0S晶体管；第一 CMOS反向器的输入端子，以相互连接第二列的所述一方的n沟道M0S晶体管 的栅极与第一列的两个P沟道M0S晶体管的栅极的方式配线；第一 CMOS反向器的输出端子，以通过岛状半导体下部层相互连接第二列的所述 一方的n沟道M0S晶体管的漏极扩散层与第一列的两个p沟道M0S晶体管的漏极扩散层的 方式配线；第一 CMOS反向器用的第一电源供给配线，配线于第二列的所述一方的n沟道M0S 晶体管的源极扩散层上；以及第一 CMOS反向器用的第二电源供给配线，配线于第一列的两个p沟道M0S晶体管 的源极扩散层上；所述第二 CMOS反向器包含第三列的两个p沟道M0S晶体管；与第二列的所述一方的n沟道M0S晶体管不同的第二列的另一方的n沟道M0S晶体管；第二 CMOS反向器的输入端子，以相互连接第二列的所述另一方的n沟道M0S晶体管的栅极与第三列的两个P沟道M0S晶体管的栅极的方式配线；第二 CMOS反向器的输出端子，以通过岛状半导体下部层相互连接第二列的所述 另一方的η沟道MOS晶体管的漏极扩散层与第三列的两个ρ沟道MOS晶体管的漏极扩散层 的方式配线；第二 CMOS反向器用的第一电源供给配线，配线于第二列的所述另一方的η沟道MOS晶体管的源极扩散层上；以及第二电源供给配线，配线于第三列的两个ρ沟道MOS晶体管的源极扩散层上；所述第一 CMOS反向器用的第一电源供给配线与第二 CMOS反向器用的第一电源供 给配线是在第二列的η沟道MOS晶体管的源极扩散层上相互连接；第一 CMOS反向器的输出端子是连接于第二 CMOS反向器的输入端子。在本专利技术的较佳方式中，提供一种半导体器件，所述CMOS反向器结合电路具备在 衬底上于列方向排列N个(N为2以上)所述两段的CMOS反向器的2XN段的CMOS反向 器；各个CMOS反向器的输出端子连接于邻接于该输出端子的CMOS反向器的输入端 子；配线于接邻的4个ρ沟道MOS晶体管的源极扩散层上的第二电源供给配线的每一 条是在源极扩散层上相互连接。在其他的较佳方式中，提供一种半导体器件，所述CMOS反向器结本文档来自技高网...

【技术保护点】
一种半导体器件，具备结合至少两段以上的ＣＭＯＳ反向器的ＣＭＯＳ反向器结合电路，其特征在于，所述ＣＭＯＳ反向器结合电路包含第一ＣＭＯＳ反向器与第二ＣＭＯＳ反向器，由在衬底上排列成两行三列的ＭＯＳ晶体管构成的两段的ＣＭＯＳ反向器；第一列及第三列的ＭＯＳ晶体管的每一个为ｐ沟道ＭＯＳ晶体管；第二列的ＭＯＳ晶体管的每一个为ｎ沟道ＭＯＳ晶体管；所述ｐ沟道ＭＯＳ晶体管及ｎ沟道ＭＯＳ晶体管的每一个具有对于衬底将漏极、栅极、源极配置于垂直方向，且栅极包围岛状半导体层的构造；所述第一ＣＭＯＳ反向器包含：第一列的两个ｐ沟道ＭＯＳ晶体管；第二列的一方的ｎ沟道ＭＯＳ晶体管；第一ＣＭＯＳ反向器的输入端子，以相互连接第二列的所述一方的ｎ沟道ＭＯＳ晶体管的栅极与第一列的两个ｐ沟道ＭＯＳ晶体管的栅极的方式配线；第一ＣＭＯＳ反向器的输出端子，以通过岛状半导体下部层相互连接第二列的所述一方的ｎ沟道ＭＯＳ晶体管的漏极扩散层与第一列的两个ｐ沟道ＭＯＳ晶体管的漏极扩散层的方式配线；第一ＣＭＯＳ反向器用的第一电源供给配线，配线于第二列的所述一方的ｎ沟道ＭＯＳ晶体管的源极扩散层上；以及第一ＣＭＯＳ反向器用的第二电源供给配线，配线于第一列的两个ｐ沟道ＭＯＳ晶体管的源极扩散层上；所述第二ＣＭＯＳ反向器包含：第三列的两个ｐ沟道ＭＯＳ晶体管；与第二列的所述一方的ｎ沟道ＭＯＳ晶体管不同的第二列的另一方的ｎ沟道ＭＯＳ晶体管；第二ＣＭＯＳ反向器的输入端子，以相互连接第二列的所述另一方的ｎ沟道ＭＯＳ晶体管的栅极与第三列的两个ｐ沟道ＭＯＳ晶体管的栅极的方式配线；第二ＣＭＯＳ反向器的输出端子，以通过岛状半导体下部层相互连接第二列的所述另一方的ｎ沟道ＭＯＳ晶体管的漏极扩散层与第三列的两个ｐ沟道ＭＯＳ晶体管的漏极扩散层的方式配线；第二ＣＭＯＳ反向器用的第一电源供给配线，配线于第二列的所述另一方的ｎ沟道ＭＯＳ晶体管的源极扩散层上；以及第二电源供给配线，配线于第三列的两个ｐ沟道ＭＯＳ晶体管的源极扩散层上；所述第一ＣＭＯＳ反向器用的第一电源供给配线与第二ＣＭＯＳ反向器用的第一电源供给配线是在第二列的ｎ沟道ＭＯＳ晶体管的源极扩散层上相互连接；第一ＣＭＯＳ反向器的输出端子是连接于第二ＣＭＯＳ反向器的输入端子。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP[日本]