形成集成电路结构的方法技术

本发明专利技术提供一种形成集成电路结构的方法，包括：提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于半导体基底中；及凹陷化第一绝缘区和第二绝缘区，其中第一绝缘区和第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于第一绝缘区和第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，特别涉及一种半导体鳍和鳍式场效应晶体管的结构和 制造方法。
技术介绍
随着集成电路的微缩和速度的要求增加，晶体管需要具有较高的驱动电流和较 小的尺寸。因此，发展出鳍式场效应晶体管(fin field-effect transistor，以下可简称 FinFET)。图1揭示一传统鳍式场效应晶体管的剖面图，其中剖面是横跨鳍，而不是横跨源 极区和漏极区。鳍100延伸至基底102上的垂直硅鳍用来形成源极区、漏极区(未示出) 和其间的沟道区。浅沟槽隔离区120形成用来定义鳍100。栅极108是形成于鳍100上方。 栅极介电层106分隔鳍100和栅极108。在形成浅沟槽隔离区120的过程中，使用湿蚀刻于浅沟槽隔离区120的顶部表面 形成凹槽，以形成鳍100。可观察到的是，由于湿蚀刻工艺，浅沟槽隔离区120中央部分的表 面低于邻近鳍100的部分表面。因此，浅沟槽隔离区120具有微笑形的轮廓。可理解的是，栅极108和半导体条122间产生寄生电容(显示为电容器110)，其中 浅沟槽隔离区120用作寄生电容器110的绝缘层。寄生电容对相对集成电路的效能会造成 不利的影响，因此需要减少寄生电容。
技术实现思路
为克服现有技术中的缺陷，本专利技术提供一种，包括提供 一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于半导体基底中；及 凹陷化第一绝缘区和第二绝缘区，其中第一绝缘区和第二绝缘区剩余部分的顶部表面是平 坦表面或凹陷表面，且其中位于第一绝缘区和第二绝缘区的移除部分之间，且邻接两者的 部分半导体基底形成一鳍。本专利技术提供一种，包括提供一硅基底；形成一多个浅 沟槽隔离区于硅基底中；使用SiCoNi工艺，移除上述浅沟槽隔离区的顶部部分，以形成一 第一硅鳍和一第二硅鳍，其中第一硅鳍和第二硅鳍水平的位于上述浅沟槽隔离区的剩余下 部部分之间和上方；及形成一鳍式场效应晶体管，包括形成一栅极介电层于第一硅鳍和 第二硅鳍的顶部表面和侧壁；形成一栅电极于栅极介电层上，其中栅电极直接从第一硅鳍 上方延伸至第二硅鳍上方。通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离 区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配 合附图，进行详细说明。附图说明图1显示一传统鳍式场效应晶体管的剖面图。图2至图8C显示本专利技术一实施例制造鳍式场效应晶体管的中间阶段的剖面图。图9A至图9C显示用以进行模拟的结构。其中，附图标记说明如下20 -半导体基底；22 垫层；24 -掩模层；26 ,光致抗蚀剂；28 '开口32 --沟槽；34 4寸氧化层；36 ,介电材料；40 -浅沟槽隔离区；42 ,半导体条；52 -凹槽60 - 鳍；61 -中间线；62 极介电层；64 ^f电极；66 ,鳍式场效应晶体100 ‘、鳍；102 ‘ 基底；106 ‘ 栅极介电层；108 ‘ 栅极；110 ‘ 电容器；120 ‘ 浅沟槽隔离区；122 ‘ 半导体条；240 ‘ 浅沟槽隔离区；260 ‘、鳍；264 ‘ 栅电极；2641 栅极部分；2642 栅极部分；2643 栅极部分；270 ‘ 电容器。具体实施例方式以下详细讨论揭示实施例的制造和使用。然而，可以理解的是，实施例提供许多可 应用的专利技术概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示制造和使用实 施例的特定方法，而不用来限定揭示的范畴。以下提供形成浅沟槽隔离区和鳍式场效应晶体管的新颖方法，其中揭示制作实施 例的中间阶段，并讨论实施例的变化。在所有的附图和揭示的实施例中，相似的单元使用类 似的标号。请参照图2，提供半导体基底20。在一实施例中，半导体基底20包括硅。半导体 基底20另可包括其它常用的材料，例如碳、锗、镓、砷、氮、铟和/或磷，和类似的材料。半导 体基底20可以是硅块材或绝缘层上覆半导体(semiconductor-on-insulator)基底。形成垫层22和掩模层M于半导体基底20上方。垫层22可以是例如使用热氧化 工艺形成的氧化硅。垫层22可用作半导体基底20和掩模层M间的粘合层。垫层22也可 以用作蚀刻掩模层M的停止层。在一实施例中，掩模层M是例如使用低压化学气相沉积 法(LPCVD)形成的氮化硅。在其它的实施例中，掩模层M是由热氮化硅、等离子体辅助化 学气相沉积法(PECVD)或等离子体阳极氮化法(plasma anodic nitridation)形成。掩模 层M是用作后续光刻的硬式掩模。形成光致抗蚀剂26于掩模层M上，且对其图案化，于 光致抗蚀剂沈中形成开口观。请参照图3，经由开口观蚀刻掩模层M和垫层22，暴露下方的半导体基底20。之后蚀刻暴露的半导体基底20，形成沟槽32。沟槽32间的部分半导体基底20形成半导体条 42。沟槽32可以是彼此平行的条状(在俯视图)，且紧密的相邻。例如，沟槽32间的间距 可约小于30nm。之后移除光致抗蚀剂沈。接着，进行一清洗步骤，移除半导体基底20的自 生氧化层(native oxide) 0上述清洗步骤可使用稀释的氢氟酸(dilute HF)。沟槽32的深度可约介于2100埃至2500埃之间，而宽度可约介于300埃至1500埃 之间。在一示范的实施例中，沟槽32的深宽比(D/W)约大于7.0。在其它的示范实施例中， 虽然深宽比可能约为7. 0，或介于7. 0和8. 0间，深宽比可甚至大于8. 0。然而，本领域技术 人员可理解所有叙述中的尺寸和数值仅是范例，其可改变以符合不同比例的集成电路。之后如图4所示，于沟槽32中形成衬氧化层34。在一实施例中，衬氧化层34可以 是厚度约为20埃 500埃的热氧化层。在其它的实施例中，衬氧化层34能使用现场水气 生成(in-situ steam generation，简称ISSG)。在另外的实施例中，衬氧化层34可以使用 可形成顺应性氧化层的沉积技术形成，例如选择性区域化学气相沉积法(selective area chemical vapor d印osition，简称SACVD)。衬氧化层；34的形成可圆化沟槽32的脚，因而 减少电场，改进制作出集成电路的效能。请参照图5，于沟槽32中填入介电材料36，介电材料36可包括氧化硅，因此其也 可称为氧化物36。然而，介电材料36可以使用其它的介电材料，例如氮化硅、碳化硅或类 似的材料。在一实施例中，氧化物36是使用高深宽比工艺(high aspect-ratio process, HARP)形成，其中工艺气体可包括正硅酸乙酯(TE0Q或臭氧。接着进行化学机械研磨法，后续移除掩模层M和垫层22，所完成的结构如图6所 示。沟槽32中剩余的氧化物36和衬氧化层34在以下称为浅沟槽隔离(STI)区40。掩模 层M(若由氮化硅组成)能以热磷酸的湿蚀刻工艺移除，垫层22(若由氧化硅组成)可由 稀释的氢氟酸移除。在另外的实施例中，可在浅沟槽隔离区40形成凹槽之后，移除掩模层 24和垫层22，形成凹槽的步骤显示于图7A 图7C。后续，图6所示的结构可用来形成FinFET的鳍。如图7A、图7B和图7C所示，浅沟 槽隔离区40是使用蚀本文档来自技高网...

【技术保护点】
一种形成集成电路结构的方法，包括：提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于该半导体基底中；及凹陷化该第一绝缘区和该第二绝缘区，其中该第一绝缘区和该第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于该第一绝缘区和该第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。

【技术特征摘要】
US 2009-10-27 61/255,365;US 2010-7-26 12/843,6931.一种形成集成电路结构的方法，包括提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于该半导体基底中；及凹陷化该第一绝缘区和该第二绝缘区，其中该第一绝缘区和该第二绝缘区剩余部分的 顶部表面是平坦表面或凹陷表面，且其中位于该第一绝缘区和该第二绝缘区的移除部分之 间，且邻接两者的部分半导体基底形成一鳍。2.如权利要求1所述的形成集成电路结构的方法，其中该凹陷化的步骤包括SiCoM工 艺，其中该SiCoNi工艺包括使用HF和NH3作为工艺气体。3.如权利要求1所述的形成集成电路结构的方法，还包括形成一鳍式场效应晶体管， 包括形成一栅极介电层于该鳍的顶部表面和侧壁；及形成一栅电极于该栅极介电层上，其中该栅电极包括直接位于该第一绝缘区和该第二 绝缘区上方的部分。4.如权利要求1所述的形成集成电路结构的方法，其中该第一绝缘区和该第二绝缘区 剩余部分的顶部表面具有凹陷轮廓。5.如权利要求1所述的形成集成电路结构的方法，其中该第一绝缘区和该第二绝缘区 剩余部分的顶部表面大体上是平坦的。6.一种...

【专利技术属性】
技术研发人员：袁锋，李宗霖，陈宏铭，张长昀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]