具有原位掺杂源漏的ＭＯＳ管结构及其形成方法技术

本发明专利技术提出了一种具有原位掺杂源漏的ＭＯＳ管结构，包括：衬底；形成在所述衬底之上的高Ｇｅ组分层；形成在所述高Ｇｅ组分层之上的栅堆叠，及所述栅堆叠两侧的一层或多层侧墙；和形成在高Ｇｅ组分层之中的源极和漏极，其中，由低温选择性外延形成所述源极和漏极，且在低温选择性外延时通入掺杂气体以对源极和漏极进行重掺杂，并实现掺杂元素的原位激活。通过本发明专利技术实施例可在Ｇｅ或高Ｇｅ组分的ＳｉＧｅ层中形成激活的重掺杂源漏区。

【技术实现步骤摘要】

本专利技术涉及半导体制造及设计领域，特别涉及一种具有原位掺杂源漏的M0S管结 构及其形成方法。
技术介绍
随着场效应晶体管特征尺寸的不断缩小，其工作速度也越来越快，但是目前的特 征尺寸已接近了极限，因此想通过继续缩小特征尺寸来提高速度则将会变得越来越困难和 难以实现。因此有必要通过其他方式来提高器件的速度，例如通过采用Ge或高Ge组分的 SiGe材料作为沟道材料以提高载流子的迁移率。但是，由于Ge或高Ge组分的SiGe材料不 耐高温，且AS、P及B等掺杂元素在Ge或高Ge组分的SiGe层中激活非常困难，因此如何在 Ge或高Ge组分的SiGe层中形成激活的重掺杂源漏区就成为了亟待解决的问题。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，特别是解决难以在Ge或高Ge组 分的SiGe层中形成激活的重掺杂源漏区的缺陷。为解决上述技术问题，本专利技术一方面提出了一种具有原位掺杂源漏的M0S管结 构，包括衬底；形成在所述衬底之上的高Ge组分层；形成在所述高Ge组分层之上的栅堆 叠，及所述栅堆叠两侧的一层或多层侧墙；和形成在所述高Ge组分层之中的源极和漏极， 其中，所述源极和漏极是由低温选择性外延形成的，且在低温选择性外延时通入掺杂气体 以对所述源极和漏极进行重掺杂，并实现掺杂元素的原位激活。本专利技术另一方面提出了一种具有原位掺杂源漏的M0S管结构的形成方法，包括以 下步骤提供衬底；在所述衬底之上形成高Ge组分层；在所述高Ge组分层之上形成栅堆 叠，及所述栅堆叠两侧的一层或多层侧墙；刻蚀所述高Ge组分层以形成源极区和漏极区； 和采用低温选择性外延在所述源极区和漏极区中分别形成源极和漏极，并在外延时通入掺 杂气体以对所述源极和漏极进行重掺杂和实现掺杂元素的原位激活。本专利技术实施例可通过低温选择性外延的方式在高Ge组分层中形成源极和漏极， 并且在外延时通入大流量掺杂气体从而引入掺杂元素，实现对源极和漏极的重掺杂，和对 掺杂元素的原位激活，从而可以在Ge或高Ge组分的SiGe层中形成激活的重掺杂源漏区。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变 得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，需要说明的是，本专利技术的附图仅是示意性的，因此没有必要按比例绘 制，其中图1为本专利技术实施例一的具有原位掺杂源漏的M0S管结构示意图2为本专利技术实施例二的具有原位掺杂源漏的M0S管结构示意图；图3为本专利技术实施例三的具有原位掺杂源漏的M0S管结构示意图；图4为本专利技术实施例四的具有原位掺杂源漏的M0S管结构示意图；图5-7为本专利技术实施例一的具有原位掺杂源漏的M0S管结构的形成方法的中间结 构示意图；图8-11为本专利技术实施例二的具有原位掺杂源漏的M0S管结构的形成方法的中间 结构示意图；图12为本专利技术实施例三的具有原位掺杂源漏的M0S管结构的形成方法的中间结 构示意图。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简 化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且 目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重 复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此 外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到 其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形 成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。如图1所示，为本专利技术实施例一的具有原位掺杂源漏的M0S管结构示意图。该M0S 管结构包括衬底100，形成在衬底100之上的高Ge组分层200，例如，应变或非应变Ge层或 高Ge组分SiGe层，以及用以隔离该M0S管结构的隔离结构600。在本专利技术的一个实施例 中，衬底100可为任何半导体衬底材料，包括但不限于硅、锗、锗化硅、S0I (绝缘体上硅)、碳 化硅、砷化镓或者任何III/V族化合物半导体等衬底。在本专利技术的另一个实施例中，隔离结 构600可包括场氧隔离或STI (浅沟槽)隔离等，另外本领域技术人员应当明白在本专利技术图 中隔离结构600的深度仅是示意性的，可根据M0S管结构的具体需要进行调整，这些均应包 含在本专利技术的保护范围之内。该M0S管结构还包括形成在高Ge组分层200之上的栅堆叠300，及栅堆叠300两 侧的一层或多层侧墙500，和形成在高Ge组分层200之中的源极和漏极400。在本专利技术实 施例中，可由低温选择性外延形成源极和漏极400，且在低温选择性外延时通入掺杂气体以 对源极和漏极400进行重掺杂，并实现掺杂元素的原位激活。在本专利技术一个实施例中，栅堆 叠300可包括栅介质层和栅极，优选地，可包括高k栅介质层和金属栅极，当然其他氮化物 或氧化物介质层或多晶硅栅极也可应用在本专利技术中，因此也应包含在本专利技术的保护范围之 内。在其他实施例中，栅堆叠300还可包含其他材料层以改善栅极的某些其他特性，可以看 出本专利技术对栅堆叠的结构并没有限制，可采用任何类型的栅结构。在本专利技术的优选实施例中，为了抑制源漏BTBT^and-To-BandTurmeling，带带隧穿)漏电，可采用Si衬底，或者在衬底100上还还包括位于源极和漏极400之下的应变Si 层或低Ge组分SiGe层700。在本专利技术的一个实施例中，如图2所示，应变Si层或低Ge组 分SiGe层700形成在衬底100和高Ge组分层200之间。在本专利技术的另一个实施例中，如 图3所示，应变Si层或低Ge组分SiGe层700仅形成在源极和漏极400之下。在本专利技术的一个优选实施例中，为了抑制BTBT漏电中的GIDL(栅极感应漏极漏 电)漏电，该具有原位掺杂源漏的M0S管结构还包括形成在高Ge组分层200之上的应变Si 层或低Ge组分SiGe层800，如图4所示。需要说明的是，该实施例中应变Si层或低Ge组 分SiGe层800也可与图2和图3所示的实施例相结合，从而形成Si_Ge_Si结构，从而可以 有效解决BTBT漏电和栅介质层与沟道间的表面态问题。为了更清楚的理解本专利技术实施例提出的上述M0S管结构，本专利技术还提出了形成上 述M0S管结构的方法的实施例，需要注意的是，本领域技术人员能够根据上述M0S管结构选 择多种工艺进行制造，例如不同类型的产品线，不同的工艺流程等等，但是这些工艺制造的 M0S管结构如果采用与本专利技术上述结构基本相同的结构，达到基本相同的效果，那么也应 包含在本专利技术的保护范围之内。为了能够更清楚的理解本专利技术，以下将具体描述形成本发 明上述结构的方法及工艺，还需要说明的是，以下步骤仅是示意性的，并不是对本专利技术的限 制，本领域技术人员还可通过其他工艺实现。实施例一，本文档来自技高网...

【技术保护点】
一种具有原位掺杂源漏的ＭＯＳ管结构，其特征在于，包括：衬底；形成在所述衬底之上的高Ｇｅ组分层；形成在所述高Ｇｅ组分层之上的栅堆叠，及所述栅堆叠两侧的一层或多层侧墙；和形成在所述高Ｇｅ组分层之中的源极和漏极，其中，所述源极和漏极是由低温选择性外延形成的，且在低温选择性外延时通入掺杂气体以对所述源极和漏极进行重掺杂，并实现掺杂元素的原位激活。

【技术特征摘要】

【专利技术属性】
技术研发人员：王敬，郭磊，许军，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]