具有电磁屏蔽源极板的非易失性存储器件及其形成方法技术

本发明专利技术提供了具有电磁屏蔽源极板的非易失性存储器件及其形成方法。该半导体器件包括半导体衬底，其包含单元阵列区；存储器单元晶体管，设置在单元阵列区；位线，设置在该存储器单元晶体管上；以及源极板，设置在存储器单元晶体管与位线之间以遮蔽其下的存储器单元晶体管。

【技术实现步骤摘要】

本专利技术涉及集成电路器件及其形成方法，更特别地，涉及集成电 路存储器件及其形成方法。
技术介绍
NAND闪速存储器件的单元串包括分别将源极区相互连接的公共 源极线、连接到漏极区的位线线路、以及将源极区串联地连接到漏极 区的存储器单元晶体管。一种制造NAND闪速存储器件的方法包括在半导体衬底上形成存 储器单元晶体管并形成层间电介质以覆盖所得到的结构。通过构图层间电介质形成沟槽以暴露源极区的半导体衬底。通过形成公共源极线 路来填充该沟槽以将源极区相互连接。形成位线栓塞以穿透层间电介 质。将位线形成为每个均连接到漏极区。
技术实现思路
根据本专利技术实施例的非易失性存储器件包括包含多串(例如 NAND型串)非易失性存储器单元的存储器阵列，所述多串非易失性 存储器单元位于衬底中的并排位置处。所述多串非易失性存储器单元包括一排串选择晶体管、多排非易失性存储器单元和一排接地选择晶 体管。例如，所述非易失性存储器单元可以是电荷捕获型单元或浮栅 单元。设置有多个位线，其分别电气地耦合到所述多串非易失性存储器单元之一。另外，为了提供位线与存储器单元之间的电隔离，在位 线和与非易失性存储器单元串相关的多个字线之间设置源极板。电气 地耦合到所述一排接地选择晶体管内的源极区的源极板在与所述多串 非易失性存储器单元中的每一个相关的多个字线上二维延伸。特别地， 所述源极板可以作为非间断的金属层横跨多排所述多串非易失性存储 器单元而延伸。还可以通过源极线栓塞而将源极板电气地耦合到与所述多个位线共面的源极线。根据本专利技术的其它实施例，通过位线栓塞而将串选择晶体管的每 个漏极区电气地耦合到相应的位线。另外，可以设置包围多个位线栓 塞中的每一个的扩散阻挡层，该扩散阻挡层与源极板共面。在本专利技术 的某些实施例中，所述扩散阻挡层可以由电绝缘材料形成，该电绝缘 材料选自由氮化硅和氮氧化硅组成的组。根据本专利技术的其它实施例，提供了一种其中具有非易失性存储器阵列的集成电路存储器件。该非易失性存储器阵列包括多个NAND型 串的非易失性存储器单元，每个串都包括接地选择晶体管、多个非易 失性存储器单元和串选择晶体管。设置源极板，在所述多个NAND型 串的非易失性存储器单元上延伸。所述源极板电气地耦合到每个接地 选择晶体管的源极端子。多个位线在源极板上延伸。所述多个位线电气地耦合到每个串选择晶体管的漏极端子。这些存储器件还包括在源 极板与多个NAND型串的非易失性存储器单元之间延伸的第一材料的 第一层间绝缘层。还可以在第一层间绝缘层上设置第二材料的电绝缘 扩散阻挡层。形成该扩散阻挡层以使得电气地耦合到所述多个位线的 多个位线栓塞延伸穿过电绝缘扩散阻挡层。形成所述扩散阻挡层以使 得其上表面与源极板的上表面共面。还可以设置源极线，其与所述多 个位线共面。设置有导电源极线栓塞，其将源极板电气地连接到源极 线。将该源极板配置为连续金属层，该连续金属层用于在存储器编程 操作期间为非易失性存储器单元电磁地屏蔽所述多个位线上的电压的 波动。本专利技术的进一步实施例可以包括形成非易失性存储器件的方法。 这些方法可以包括在存储器阵列上形成第一层间绝缘层，所述存储器 阵列在半导体衬底中的并排位置处具有多串非易失性存储器单元。所 述多串非易失性存储器单元可以包括一排接地选择晶体管、多排非易失性存储器单元和一排串选择晶体管。然后，构图第一层间绝缘层以 限定(i)其中的至少一个源极区接触开口，其暴露接地选择晶体管 的至少一个源极区，以及(ii)其中的多个漏极区接触开口，其暴露相 应串选择晶体管的各自漏极区。然后，沉积导电层，该导电层延伸到 第一层间绝缘层上并且延伸到所述至少一个源极区接触开口及所述多 个漏极区接触开口中。然后，将沉积的导电层构图为覆盖所述多串非 易失性存储器单元的源极板和多个位线接触栓塞。然后在源极板和所 述多个位线接触栓塞上形成第二层间绝缘层。构图该第二层间绝缘层 以在其中限定多个位线接触开口，该位线接触开口暴露所述多个位线 接触栓塞中的相应的一个。然后形成多个位线，其在第二层间绝缘层 上延伸并延伸到所述多个位线接触开口中。根据本专利技术的其它实施例，第二层间绝缘层的构图包括构图第二 层间绝缘层以在其中限定源极板接触开口。形成多个位线的步骤还可 以包括形成在第二层间绝缘层上延伸并延伸到源极板接触开口中的源 极线。可以将源极板形成为具有大于所述多串非易失性存储器单元中 的一对相邻串之间的间距的宽度和大于与所述多串非易失性存储器单 元中的第一个的最上非易失性存储器单元相关的字线和与所述多串非 易失性存储器单元的第一个中的最下非易失性存储器单元相关的字线 之间的距离的长度。附图说明图1是示出根据本专利技术实施例的NAND闪速存储器件的一部分单元阵列区的俯视图。图2A至5A是沿图1的虚线I-r截取的横截面图，其示出根据本专利技术实施例制造NAND闪速存储器件的方法。图2B至5B是沿图1的虚线II-II'截取的横截面图，其示出根据本 专利技术实施例制造NAND闪速存储器件的方法。图6是示出根据本专利技术实施例的NAND闪速存储器件的一部分单 元阵列区的透视图。图7至10是示出根据本专利技术的修改实施例的NAND闪速存储器 件的一部分单元阵列区的横截面图。图11是包括根据本专利技术的闪速存储器件的存储卡的方框图。图12是包括根据本专利技术的闪速存储系统的信息处理系统的方框图。具体实施例方式现在将在下文中参照附图来更全面的描述本专利技术，在附图中示出 了本专利技术的优选实施例。然而，可以以许多不同的形式来体现本专利技术， 其不应将其理解为局限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开将是透彻且完整的，这些实施例将把本专利技术的范围 充分地传达给本领域的技术人员。在附图中，为了明了起见而将层和 区域的厚度扩大。还应理解的是，当将层称为在另一层或衬底"之上" 时，其可以直接在另一层或衬底之上，或者可以存在中间层。另外， 表述"层A具有相对于另一层B的蚀刻选择性"指的是可以在有选择 地蚀刻层A和B之一的同时使另一个的蚀刻最小化。图1是示出根据本专利技术实施例的NAND闪速存储器件的一部分单 元阵列区的俯视图。图2A至5A和图2B至5B是示出根据本专利技术实施 例的制造NAND闪速存储器件的方法的横截面图。具体地说，图2A 至5A是沿图1的虚线I-I'截取的横截面图，图2B至5B是沿图1的虚线n-n'截取的横截面图。参照图1、 2A和2B，在半导体衬底100上形成隔离图案105以限 定有源区ACT。从而在有源区ACT上形成栅极绝缘体110和栅电极120。在本实施例中，栅极绝缘体110可以包括按指定顺序堆叠的隧道 绝缘层111、电荷存储层112、以及阻挡绝缘层113。虽然，电荷存储 层112可以是具有电荷陷坑(trap sites)的材料(例如氮化硅或氮氧化 硅)，但该材料不限于此且可以采用各种材料。例如，电荷存储层112 可以是包括硅点的绝缘材料。阻挡绝缘层113可以包括具有比隧道绝 缘层111更高的介电常数或功函数的至少一种材料。隧道绝缘层111 可以是通过热氧化工艺形成的氧化硅，但也可以采用各种材料。沿着与有源区ACT交叉的方向设置栅电极120。在本实施例中， 栅电极120可包括被设置在相互接近以限定源极区的接地选择线GSL本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：　存储器阵列，包括位于衬底中的并排位置处的多串非易失性存储器单元，所述多串非易失性存储器单元包括一排接地选择晶体管；　多个位线，分别电气地耦合到所述多串非易失性存储器单元之一；以及　源极板，电气 地耦合到所述一排接地选择晶体管的源极区，所述源极板在与所述多串非易失性存储器单元中的每一个相关的多个字线上二维延伸。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金钟源，李云京，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]