基于自隔离技术的介质场增强SOI耐压结构制造技术

本发明专利技术公开了一种基于自隔离技术的介质场增强ＳＯＩ耐压结构，包括半导体衬底层，介质埋层和半导体有源层，在所述半导体有源层上部设置有漂移区层，在所述半导体有源层的下部设置有至少一个界面岛型埋层，所述界面岛型埋层位于介质埋层上方，所述漂移区层和界面岛型埋层的导电类型相同，半导体有源层的导电类型与界面岛型埋层或漂移区层的导电类型相反。将本发明专利技术采用的结构应用于高压功率器件或功率集成电路中，其耐压比常规的采用自隔离技术的ＳＯＩ器件的耐压大大提高，且该工艺和标准ＣＭＯＳ工艺完全兼容。

【技术实现步骤摘要】

本专利技术涉及半导体功率器件和功率集成
，确切地说涉及一种用于功率器件或高压集成电路中，基于介质场增强原理的SOI(Semiconductor On Insulator)功率器件和采用自隔离技术的耐压结构。
技术介绍
SOI (Semiconductor On Insulator)技术因其具有更高的工作速度和集 成度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应得以被 广泛关注和应用。SOI功率集成电路的关键技术是实现功率器件耐高压， 和低压控制电路与高压器件之间的隔离。SOI功率器件是SOI功率集成电 路的核心器件。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿 电压的较低者。 一直以来，SOI功率器件的横向耐压设计沿用成熟的Si基 功率器件横向耐压设计的原理和技术，，如RESURF原理和结终端技术。由 于SOI功率器件的衬底不能参与耐压，所以SOI功率器件的纵向耐压较低， 因此，SOI功率器件的纵向耐压设计至关重要。当顶层硅较厚时(如大于 20um)，由于槽的深宽比很高(深宽比大于10)，导致刻蚀形成槽和回填 难度大大增加，且回填后容易出现空洞，导致隔离效果变差，因而高压器 件和低压控制电路之间采用全介质隔离技术的工艺成本和难度增加。所以 可选择采用反偏PN结隔离(或自隔离)技术。但采用自隔离技术时，高 压器件耐压就会大幅度下降。因此，当采用自隔离技术时，如何提高器件 的纵向耐压，成为SOI横向功率器件研究中的一个难点。典型的介质隔离条件下的常规SOILDMOS的结构如图9所示，图中， l为半导体衬底层，2为介质埋层(Insulator层，即I层)，3为半导体有源 层(Semiconductor层，艮卩S层)，4为栅氧化层，5为栅电极，6为p (或 n)阱，7为n+ (或p+)源区，8为n+ (或p+)漏区，9为漏电极，10为 源电极，ll为介质隔离层。低压控制电路在介质隔离包围的高压器件区之 外。典型的自隔离条件下的常规SOILDMOS的结构如图10所示。图中， 1为半导体衬底层，2为介质埋层(I层)，3为半导体有源层(S层)，4 为栅氧化层，5为栅电极，6为p (或n)阱，7为n+ (或p+)源区，8为 n+ (或p+)漏区，9为漏电极，IO为源电极，12为n- (p-)漂移区层。低 压控制电路做在半导体有源层3上，高压器件的漂移区层12与半导体有源 层3因反偏PN而实现自隔离。上述两种常规结构漏下纵向电场分布对比如图11所示(以N沟器件 为例)。器件处于阻断状态时，常规SOI结构的纵向击穿电压主要由S层和I层承担，在介质埋层2的上界面，纵向击穿时的绝缘层电场为/s/ W五,，其中&是S层的电场，^和e/分别是S层和I层的介电 常数。在图中明显可以看出，在采用自隔离技术时需要在P型材料上做N 型漂移区层(采用介质隔离时可直接采用N型材料)，在P型材料内电场 剧烈下降，因而I层电场大大降低，而且随着P型材料浓度的上升，纵向 电场下降的幅度会变得更大，从而导致纵向耐压的大幅度下降。I层电场受S层击穿电场的限制，纵向耐压随S层厚度和I层厚度的 增加而提高，但S层和I层都不能太厚。这是因为S层太厚，介质隔离的 工艺难度增加，对P型材料上的N沟功率器件来说，S层下界面电场还会 变得更低(如图11所示)；I层太厚，不仅工艺实现厚I层难度大，而且不 利于器件散热。这方面的内容可见参考文献F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, "SOI power devices", Electronics & Communication Engineering Journal, pp27-40 (2000); 或，Warmerdan Land Punt, W., "High-voltage SOI for single-chip power", Eur. Semicond., June 1999， ppl9-20(1999)。 (F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, SOI功率器件，电子和通信工程学报，pp27-40 (2000)) 另一方面，某些情况下界面电场远远没有达到临界击穿电场。增强I层的 电场是提高SOI功率器件耐压的有效途径。为了提高SOI功率器件纵向耐 压，研究者提出了一系列器件结构。如文献S. Merchant, E. Arnold, H. Baumgart, et al. Realization of high breakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, 1991,31-35 (S. Merchant, E. Arnold, H. Baumgart, 等，高压(>700V)薄膜SOI器件的实现，国际功率半导体器件研讨会， 1991,31-35)采用超薄漂移区层(G=0.1pm)线性掺杂，利用薄Si层的临 界击穿电场显著增加而提高埋氧层电场和器件耐压，但源端极低的漂移区 层浓度使得源端形成"热点"而提前击穿。文献郭宇峰，李肇基，张波等， 阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型，半导体学报， 2004, Vol.25， No.l2， pp.1623-1628,采用在埋层上界面注入固定的界面电 荷Qs以使埋层电场5尸(e,五,+込)/e/，从而提高和器件纵向耐压，且其浓 度从源到漏逐渐提高。该方法工艺较复杂，并且很难精确控制込的面密度， 而且掺入固定界面电荷对界面质量也有严重影响。文献罗小蓉等，可变 低k介质埋层SOI高压器件的耐压特性，半导体学报，2006;27(5): 881-85， 采用低k介质作为埋层而提高埋层电场和器件耐压，但低k介质SOI与常 规CMOS工艺兼容方面遇到挑战。
技术实现思路
本专利技术针对上述现有技术中，厚膜SOI功率集成电路介质隔离工艺难度大、成本高，自隔离条件下纵向耐压低的矛盾，提出了一种基于自隔离技术的介质场增强SOI耐压结构，将本专利技术采用的结构应用于高压功率器 件或功率集成电路中，其耐压比常规的采用自隔离技术的SOI器件的耐压大大提高，且该工艺和标准CMOS工艺完全兼容。 本专利技术是通过如下技术方案实现的一种基于自隔离技术的介质场增强SOI耐压结构，包括半导体衬底层， 介质埋层和半导体有源层，在所述半导体有源层上部设置有漂移区层，其 特征在于在所述半导体有源层的下部设置有至少一个界面岛型埋层，所 述界面岛型埋层位于介质埋层上方，所述漂移区层和界面岛型埋层的导电 类型相同，半导体有源层的导电类型与界面岛型埋层或漂移区层的导电类 型相反。所述界面岛型埋层为一个时，界面岛型埋层位于高压功率器件单元的 范围内。所述界面岛型埋层为多个时，所述任意两个界面岛型埋层之间具有间距。所述半导体有源层的材质为Si， SiC， GaAs， SiGe， GaN或其它半导 体材料。所述界面岛型埋层的材质为Si， SiC， GaAs， SiGe， GaN或其它本文档来自技高网...

【技术保护点】
一种基于自隔离技术的介质场增强ＳＯＩ耐压结构，包括半导体衬底层（１），介质埋层（２）和半导体有源层（３），在所述半导体有源层（３）上部设置有漂移区层（１２），其特征在于：在所述半导体有源层（３）的下部设置有至少一个界面岛型埋层（１３），所述界面岛型埋层（１３）位于介质埋层（２）上方，所述漂移区层（１２）和界面岛型埋层（１３）的导电类型相同，半导体有源层（３）的导电类型与界面岛型埋层（１３）或漂移区层（１２）的导电类型相反。

【技术特征摘要】

【专利技术属性】
技术研发人员：邓浩，高唤梅，雷天飞，李肇基，罗小蓉，王元刚，詹瞻，张波，张伟，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[中国|成都]