形成半导体器件的图案的方法技术

一种形成半导体器件的图案的方法，包括：在底层上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模，部分蚀刻该第一掩模膜和第二掩模膜以在该第一掩模膜的剩余部分上形成中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层；在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间掩模图案的第一掩模膜层，以露出该底层并形成包含第一和第二掩模膜层的掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形成对称间隙壁图案。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
由于诸如装备有存储器件的个人便携设备和个人计算机的信息介质的 快速普及，已经要求发展出用于制造高度集成的半导体器件的工艺，这种半 导体器件具有高的存储容量、改善的可靠性以及用于存取数据的快速操作速度。随着图案的临界尺寸即图案的大小减小，半导体器件的速度提高。为了 改善半导体器件的集成度，重要的是在光刻工艺的应用中控制图案的临界尺寸。然而，在使用通常数值孔径小于1.2的ArF曝光机的光刻工艺中，通过 单一曝光工艺难以形成小于40nm的线和空间(L/S)图案。此外，更难以形 成小于30nm的L/S图案，即使当高指数流体(HIF )材料和超数值孔径 (hyper-NA )曝光才几一起4吏用时。为了解决光刻工艺的问题，已经发展出双图案化技术(DPT)，用于通 过降低传统曝光机中的K1因子来改善分辨率。DPT包含1 )双曝光蚀刻4支术(double exposure etch technology, DEET ) 和2 )间隙壁图案化技术(spacer patterning technology, SPT ),这些已经在半 导体器件生产工艺中使用。DEET可应用于用于形成多层图案的工艺，该多层图案包含类似砖墙图 案的平台插塞接触(LPC)、栅极以及位线。DEET包括形成第一图案，第 一图案的节距为图案节距的两倍；以及在第一图案之间形成节距与第一图案 相同的第二图案，由此获得具有期望分辨率的图案。然而，DEET需要更多 任务和蚀刻步骤来形成第一和第二图案，并导致在用于形成第一和第二图案 的掩模工艺中的未对准。SPT可以应用于NAND工艺，其包含均由线和空间组成的大量金属层和控制栅极。由于用于形成图案的掩模工艺在SPT中执行一次，SPT是一种 自对准技术，用于防止掩模工艺的未对准。然而，SPT需要用于切割间隙壁 图案部的图案化工艺和用于在村垫边缘部中形成焊盘图案的图案化工艺。 图la至ld为说明传统间隙壁图案化技术的图示。 参考图la,包含第一掩模膜15和第二掩模图案17的沉积结构通过光刻 工艺形成于基板11的底层13上。参考图lb,绝缘膜19形成于包含第二掩模图案17的所得结构上。 参考图lc，回蚀刻工艺被执行以各向异性蚀刻绝缘膜19，由此在第二 掩模图案17的侧壁形成隔离的间隙壁19-1。参考图ld，第二掩模图案17被除去以形成角型间隙壁图案19-2。 由于间隙壁图案19-2具有不对称形状，当使用间隙壁图案19-2作为蚀 刻掩模，下部底层13被蚀刻时，临界尺寸均匀性低的图案形成，如图2所 示。结果，半导体器件的可靠性降低，且半导体器件的良率减小。
技术实现思路
本专利技术各种实施例涉及提供一种，其包括 形成对称间隙壁图案，该对称间隙壁图案在SPT中用作蚀刻掩模图案，从而 获得稳定的蚀刻条件。根据本专利技术实施例， 一种，包括在底层 上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模， 部分蚀刻该第 一掩模膜和第二掩模膜以在该第 一掩模膜的剩余部分上形成中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层； 在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模 图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间 掩模图案的第 一掩模膜层，以露出该底层并形成包含第 一和第二掩模膜层的 掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形 成对称间隙壁图案。在形成第一掩模膜之前，该方法可进一步包括在该底层上形成多晶硅 层、氮化硅膜和氮化物膜。利于在低温下沉积并防止由热工艺导致的提升现象的任何材料可用作 该第一掩模膜。具体而言，该第一掩模膜可包含非晶碳层。在蚀刻气体存在时，蚀刻速度慢于该第一掩模膜的任何材料可用作该第二掩模膜。例如，该第二掩模膜可包含氮氧化硅膜(SiON )或氧化硅膜(SiO )。 该第一掩模膜和该第二掩模膜的蚀刻速度比率可以为约5:1至约10:1。该蚀 刻气体可以选自由氧气(02)、氮气(N2)、溴化氢(HBr)及其组合组成的 群组。该蚀刻气体例如可以是氬氟碳化合物(hydrofluorocarbon)蚀刻气体。用于形成具有凸起形状的该中间掩模图案的蚀刻工艺可以使用选自由 氧气、氮气、溴化氢及其组合组成的群组的蚀刻气体来进行。该中间掩模图 案的第一掩模膜层的高度(a)可以为该第一掩模膜的初始厚度的约10%至 约50%。具体而言，当第一掩模膜的初始厚度约为2000A时，该中间掩模 图案的第一掩模膜层的高度(a)可以为约50A至约1000A,从而使得可以 进行后续蚀刻工艺。由于第二掩模膜的蚀刻速度慢于第一掩模膜的蚀刻速度，该中间掩模图 案的第二掩模膜层在该蚀刻工艺之后保留在该中间掩模图案的第 一掩模膜 层上。该第 一 间隙壁可以通过下述步骤形成在该中间掩模图案以及该第 一掩 模膜的剩余部分上沉积第一绝缘膜；以及对该第一绝缘膜执行各向异性蚀刻工艺。蚀刻选择性不同于该第 一掩模膜和第二掩模膜的任何材料可用作该第 一绝缘膜。例如，该第一绝缘膜可包含多晶硅层和氮化物膜。该第一绝缘膜 可沉积为具有共形形状，并沉积至例如该中间掩模图案的第一掩模膜层的高度(a)的约5%至约50%的厚度。用于形成第一间隙壁的该蚀刻工艺可以使用例如CF4和CHF3的氢氟碳 化合物气体来进行。该中间掩模图案的第二掩模膜层蚀刻速度慢于该第 一掩 模膜。具体而言，在该氢氟碳化合物气体存在时，该中间掩模图案的该第二 掩模膜层及该第一绝缘膜和该第一掩模膜的蚀刻速度比率为约1:5至约 1:10。相应地，该中间掩模图案的第二掩模膜层和该第一间隙壁，即使在该 间隙壁图案化工艺之后，保留在该中间掩模图案的顶部和侧壁。用于形成该掩模图案的蚀刻工艺可以通过各向同性蚀刻工艺来进行。该 蚀刻工艺可以通过修整蚀刻工艺，利用第一间隙壁、该中间掩模膜的第二掩 模膜层以及该第一掩模膜之间的蚀刻选择性来进行。也就是说，该修整蚀刻 工艺包括，使用具有不同选择性的该第 一 间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，过蚀刻该第一掩模膜的剩余部分，从而调整该第一掩 模膜的剩余部分的临界尺寸。该各向同性蚀刻工艺可以使用选自由氧气、氮气、溴化氢及其组合组成 的群组的蚀刻气体来进行。该中间掩模图案的第一掩模膜层的蚀刻速度快于 该第一间隙壁和该中间掩模图案的第二掩模膜层的蚀刻速度。结果，在该修 整蚀刻工艺期间，位于底部的该中间掩模图案的第一掩模膜层先被蚀刻，以 形成侧壁凹入的掩模图案。该掩模图案的第 一掩模膜层的临界尺寸为该中间掩模图案的第一掩模膜层的临界尺寸的约20%至约50%。该第二间隙壁可通过下述步骤形成在该掩模图案上沉积第二绝缘膜； 以及对该第二绝缘膜执行干法各向异性蚀刻工艺以露出该底层。与第 一绝缘膜相同或者蚀刻选择性不同于第 一掩模膜的任何材料可用 作该第二绝缘膜。例如，该第二绝缘膜可包含多晶硅层和氮化物膜。用于形 成第二间隙壁的该蚀刻工艺可以使用例如CF4和CHF3的氢氟碳化合物气体 来进行。该第二绝缘膜可沉积为具有共形形状，并沉积至例如该掩模图案的 第一掩模膜层的高度(b)的约5%至约50%的厚度。此获得对称间隙壁图案。在该对称间隙壁图案形成之后，该方法可进一步包括，本文档来自技高网...

【技术保护点】
一种形成半导体器件的图案的方法，该方法包括：　在底层上形成第一掩模膜和第二掩模膜；　使用光致抗蚀剂掩模图案作为蚀刻掩模，部分蚀刻该第一掩模膜和第二掩模膜以在该第一掩模膜的剩余部分上形成中间掩模图案，该中间掩模图案具有凸起形状且包 含第一和第二掩模膜层；　在该中间掩模图案的侧壁形成第一间隙壁；　使用该第一间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间掩模图案的第一掩模膜层，以露出该底层并形成包含第一和第二掩模膜层的掩模 图案；　在该掩模图案的侧壁形成第二间隙壁；以及　除去该掩模图案以形成对称间隙壁图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：许仲君，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]