页缓冲器电路制造技术

本发明专利技术公开了一种页缓冲器电路。所述页缓冲器电路包括：第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点与第一检测节点；以及第一锁存部件和第二锁存部件，共同连接至第二检测节点。

【技术实现步骤摘要】

本专利技术的示例实施例涉及一种页缓冲器电路，更具体地来说，涉及一种通过减少 元件数量而具有减小的面积的页缓冲器电路。
技术介绍
半导体存储装置可以被配置为存储数据并且允许从中读取所存储的数据。半导体 存储装置的典型示例是易失性存储装置和非易失性存储装置，易失性存储装置被配置为在 电源断开时擦除其所存储的数据，而非易失性存储装置被配置为即使在电源断开时仍保留 其数据。非易失性存储装置的闪存已经广泛应用于计算机、存储卡等，这是因为它能够批量 电擦除一个单元(cell)的数据。 根据单元和位线之间的连接状态，闪存装置可以分类为或非(NOR)型闪存和与非 (NAND)型闪存。NOR型闪存被配置为具有并联连接至一条位线的两个或更多个单元晶体 管，以利用沟道热电子方法来存储数据并且利用富勒-诺得(Fowler-Nordheim， F_N)隧穿 方法来擦除数据。NAND型闪存被配置为具有串联连接至一条位线的两个或更多个单元晶体 管，并且利用F-N隧穿方法来存储或擦除数据。 一般而言，NOR型闪存由于其高电流消耗而 不像NAND型闪存一样适合于高度集成，但是其优点在于适合于高速操作。相比之下，NAND 型闪存更适合于高度集成，这是由于NAND型闪存比NOR型闪存使用更少的电流。 传统的非易失性存储装置可以包括存储单元阵列，被配置为存储数据；页缓冲 器，连接至存储单元阵列的位线；Y解码器，被配置为向页缓冲器提供数据IO路径；X解码 器，被配置为连接存储单元阵列的字线与用于提供电压的全局字线(global word line); 电压提供部件，被配置为产生电压并且将电压提供给全局字线；以及控制部件，被配置为控 制总体操作。 图1是传统页缓冲器的电路图。 参照图l，页缓冲器100包括检测部件110、预充电部件120、数据传输部件130、数 据锁存部件140和数据交换(change)部件150。 检测部件110与位线连接并且被配置为检测位线电压以及改变检测节点SO的电 压电平。预充电部件120被配置为对检测节点SO进行预充电。 数据传输部件130被配置为将存储在数据锁存部件140中的数据传送至检测节点 SO，并且提供数据传输路径以用于传送数据锁存部件140的锁存器要锁存的数据。 数据锁存部件140包括第一和第二锁存器L1、L2。每个锁存器均被配置为锁存用 于程序的数据，或者被配置为读取存储单元中所存储的数据并且存储所读取的数据。数据 交换部件150被配置为响应于检测节点SO的电压电平将数据输入至第一和第二锁存器LI 、L2。 检测部件110包括第一 NM0S晶体管Nl。预充电部件120包括第一 PMOS晶体管 Pl。数据传输部件130包括第二至第五NMOS晶体管N2至N5。数据锁存部件140包括第一 至第四反相器II至14。数据交换部件150包括第六至第九NMOS晶体管N6至N9。 第二和第三NMOS晶体管N2和N3工作以传输第一锁存器LI的数据，第四和第五 NMOS晶体管N4、 N5工作以传输第二锁存器L2的数据。 第一和第二反相器I1、I2构成第一锁存器L1，第三和第四反相器13、14构成第二锁存器L2。此外，第六和第七NM0S晶体管N6、N7工作以向或者从第一锁存器L1传送数据，第八和第九NMOS晶体管N8、N9工作以向或者从第二锁存器L2传送数据。 在上述页缓冲器电路中，当存储器单元中所存储的数据位的数量增加时，锁存器的数量增加。此处，在数据传输部件130和数据交换部件150中，随着锁存器数量的增加，用于向或者从每个锁存器传送数据的晶体管的数量也增加。这种与锁存器的增加相对应的用于数据传送的晶体管的增加导致了页缓冲器的总体尺寸的增大。 具体地，与能够存储更大量位信息的多电平单元(MLC， Multi-levelcell)的近期 发展相一致，页缓冲器中的锁存器的数量不可避免地增加，从而伴随的晶体管的数量不可 避免地增加。考虑到减小存储装置的总体尺寸的努力，元件数量的这种增加是一个关注点。
技术实现思路
本专利技术的多个示例实施例涉及一种页缓冲器电路，即使页缓冲器电路的锁存器数 量增加，该页缓冲器电路也能够最小化/减小伴随锁存器的数据传输晶体管的数量的增 加。 根据本公开的一个示例方面的页缓冲器电路包括第一检测部件，被配置为检测 位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的 电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点和第一检测 节点；以及第一和第二锁存部件，共同连接至第二检测节点。 数据转换部件包括第二检测部件，被配置为检测第一检测节点的电压电平并且 改变第二检测节点的电压电平；以及传输部件，被配置为连接第二检测节点和第一检测节 点。 第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连 接第二检测节点与地节点。 第一和第二锁存部件的每一个均包括锁存电路，连接在第一和第二节点之间； 第一开关元件，连接在第一节点和第二检测节点之间；以及第二开关元件，连接在第二节点 和第二检测节点之间。 传输部件被配置为响应于数据输出控制信号连接第二检测节点与第一检测节点。 第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连 接第二检测节点与电源电压的输入节点。 第一和第二锁存部件中的一个或更多个连接至数据输入部件，数据输入部件被配 置为响应于数据输入信号接收用于程序的数据。 根据本公开的另一个方面的页缓冲器电路包括第一检测部件，被配置为检测位5线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接第二检测节点与第一检测节点；以及N个锁存部件，共同连接至第二检测节点，其中N是大于二的自然数。 数据转换部件包括第二检测部件，被配置为检测第一检测节点的电压电平并且改变第二检测节点的电压电平；以及传输部件，被配置为连接第二检测节点与第一检测节点。 第二检测部件被配置为响应于第一检测节点的电压电平和数据输入控制信号连 接第二检测节点与地节点。 第二检测部件被配置为响应于第一检测节点的电压电平与数据输入控制信号连 接第二检测节点与电源电压的输入节点。 N个锁存部件中的一个或更多个连接至数据输入部件，数据输入部件被配置为响 应于数据输入信号接收用于程序的数据。 传输部件被配置为响应于数据输出控制信号连接第二检测节点与第一检测节点。 N个锁存部件中的每一个均包括锁存电路，连接在第一和第二节点之间；第一开 关元件，连接在第一节点和第二检测节点之间；以及第二开关元件，连接在第二节点和第二 检测节点之间。附图说明 图1是传统页缓冲器的电路图； 图2A是根据本公开的一个实施例的非易失性存储装置的框图； 图2B是根据第一实施例的图2A中所示的页缓冲器的第一实施例的电路图； 图2C是根据第二实施例的图2A中所示的页缓冲器的电路图；以及 图2D是根据第三实施例的图2A中所示的页缓冲器的电路图。具体实施例方式下面，将参照附图详细描述本公开的多个示例实施例。提供附图以使本领域的技术人员能够实施并且应用本公开的多个示例实施例。 图2A是根据本公开的一个实施例的非易失性存储装置的框本文档来自技高网...

【技术保护点】
一种页缓冲器电路，包括：第一检测部件，被配置为检测位线的电压并且改变第一检测节点的电压；数据转换部件，被配置为检测所述第一检测节点的电压电平并且改变第二检测节点的电压电平，或者被配置为连接所述第二检测节点与所述第一检测节点；以及第一锁存部件和第二锁存部件，共同连接至所述第二检测节点。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：朴荣洙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]