半导体集成电路制造技术

为了获得即使反相器数量增加时也不涉入负载晶体管占用的电路面积的增加的延迟电路，一种集成电路器件具有四个串联连接的反相器１０１和两个负载晶体管１０４、１０５，并且该集成电路器件配置为经由负载晶体管１０４供应将被所有反相器１０１消耗的ＶＤＤ源电流，并经由另一个负载晶体管１０５供应将被所有反相器１０１０消耗的ＶＳＳ源电流。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，更具体地涉及希望用于延迟信号传输的延迟电路。
技术介绍
在半导体集成电路中，使用延迟电路来有意地增加传输信号所需要的时间。例如，在通过边沿-触发方案的同步设计方法设计的半导体集成电路中，延迟电路具体应用于脉冲锁存电路中提供的脉冲发生电路中。图1是脉冲锁存电路的示意图。附图标记101表示电平触发类型的锁存电路；102表示组合电路。将从相应的锁存电路101中输出的数据信号输入到组合电路102，并且将从组合电路102输出的数据信号输入到下一个锁存电路101。附图标记103表示脉冲发生电路，并且将时钟信号151输入到脉冲发生电路103。从脉冲发生电路103输出脉冲信号152。将如此输出的脉冲信号152输入到各锁存电路101，从而触发各锁存电路101。图2示出了时钟信号151的电压波形和脉冲信号152的电压波形。附图标记202表示作为给定周期方波的时钟信号151的电压波形。附图标记203表示作为与上述时钟信号151具有相同周期的方波波形的脉冲信号152的电压波形。方波波形203仅在非常短的时间段204处于高电压电平，并在剩余的时间段内处于低电压电平。脉冲锁存电路用锁存器作为边沿触发类型的寄存器。因此，在通过触发锁存器已经完成了数据输出的时间点，脉冲锁存电路必须立即保持锁存器的输出。因此，脉冲波形的152的时间段204确定为使得锁存电路101仅对从锁存电路101已响应输入时直到输出信号已经结束改变的时间段保持开(open)。图6是用于从时钟信号151产生脉冲信号152的脉冲发生电路的示意图。附图标记901表示向其输入时钟信号151的输入节点。附图标记902表示具有在延迟输入信号的相位的同时将输入信号输出的功能的延迟电路，且将时钟信号151输入到延迟电路902。附图标记903表示执行用于产生其宽度对应于两个输入信号之间的相位差的脉冲波的逻辑操作的逻辑电路。在输入到逻辑电路903的信号中，一个信号是时钟信号151，另一个信号是从延迟电路902输出的信号。附图标记904表示输出脉冲信号152的输出节点。此时，时间段204对应于由延迟电路902引入的相位滞后；也就是从将信号输入到延迟电路902时直到将该信号从同一电路输出的传输延迟值。如上所述，延迟电路被使用在脉冲锁存电路中提供的脉冲发生电路中。下面将描述上述延迟电路的传统示例。图3是在JP-A-2-21910的权利要求1中所描述的延迟电路的示意图。附图标记300表示第一延迟电路。第一延迟电路300包括四个串联的反相器305，每个反相器包括Pch(P沟道)晶体管301、302和Nch(N沟道)晶体管303、304。在每个反相器305中，Pch晶体管302的漏极和Nch晶体管303的漏极连接到反相器305的输出端。Pch晶体管302的栅极电位和Nch晶体管303的栅极电位固定。Pch晶体管302的源极和漏极以及Nch晶体管303的源极和漏极导通。另外，将Pch晶体管301的栅极和Nch晶体管304的栅极连接到各反相器305的输入端。Pch晶体管302和Nch晶体管303充当增加在单级反相器305中的信号传输延迟的负载晶体管。其原因是Pch晶体管302和Nch晶体管303固定在导通状态下，因此，通过在各个晶体管302和303的源极和漏极间提供电阻性元件可以减小流过反相器的电流量。但是，在第一延迟电路300中提供的反相器305的特征在于包含Pch晶体管302和Nch晶体管303。在每个反相器中提供有一对负载晶体管，因此包括在第一延迟电路300中的负载晶体管的面积与反相器305的数量成比例地增加。
技术实现思路
为了解决所述问题，本专利技术的半导体集成电路包括 至少四个串联的反相电路；和两个负载晶体管，其中经由一个负载晶体管供应将被所有的反相电路消耗的VDD源电流，而经由另一个负载晶体管供应将被所有的反相器消耗的VSS源电流，并且反相电路具有作为输出反相信号的反相器的功能。在上述的延迟电路中，所有的反相电路都连接到单个负载晶体管。因此，当与具有和延迟电路的反相器数量相等的反相器的第一延迟电路300相比时，负载晶体管占用的面积减小到四分之一，从而减小了面积。此外，即使当反相电路的数量增加时，延迟电路中包括的负载晶体管的面积也没有增加。因此，可以以高于第二延迟电路300所取得的比例，减小包括以四级或更多级布置的反相电路的延迟电路中的负载晶体管面积。经由单个负载晶体管供应所有反相电路的工作电流。因此，负载晶体管不允许量大于构成负载晶体管的晶体管的源极-漏极电流的电流流动。因此，在各个反相电路工作时所达到的总工作电流受负载晶体管的源极-漏极电流的限制。可以减小同时工作的多个反相电路的各个输出端的电流驱动容量。因此，可以增加每个反相电路级的信号传输延迟。因此，可以缩减整个延迟电路中所包含的反相电路的总数。此外，可以从第一延迟电路300的负载晶体管的面积来大大地减小负载晶体管的面积。考虑到上面描述，与第一延迟电路的情况相比，可以大大地减小负载晶体管的面积。附图说明图1是脉冲锁存电路的示意图；图2是时钟信号151的电压波形和脉冲信号152的电压波形；图3是专利文献1的权利要求1中所描述的延迟电路的示意图；图4是用于描述根据本专利技术的权利要求1的半导体集成电路、并且属于延迟电路的电路图；图5是用于描述在权利要求7和8中所描述的半导体集成电路、并且属于脉冲锁存电路的电路图；图6是用于从时钟信号151产生脉冲信号152的脉冲发生电路的示意图；以及图7是用于描述在权利要求2到6中所限定的半导体集成电路、并且属于脉冲发生电路的电路图。具体实施例方式下面将结合附图描述本专利技术的实施例。图4是用于描述在本专利技术的权利要求1中限定的半导体集成电路、并且属于脉冲锁存电路中使用的延迟电路的电路图。附图标记400表示所提出的延迟电路。延迟电路400包括四个反相电路405、以及负载晶体管401和404。每个反相器405包括Pch晶体管402和Nch晶体管403。在每个反相电路405中，Pch晶体管402的漏极和Nch晶体管403的漏极连接到反相电路405的输出端，而各个晶体管402、403的栅极连接到反相电路405的输入端。负载晶体管401由Pch晶体管形成，而负载晶体管404由Nch晶体管形成。负载晶体管401的源极连接到VDD，而负载晶体管404的源极连接到VSS。负载晶体管401、404的栅极固定以使得各个负载晶体管的源极-漏极导通。所有反相电路405中包括的Pch晶体管402的源极都连接到负载晶体管401的漏极。所有反相电路405中包括的Nch晶体管403的源极都连接到负载晶体管404的漏极。负载晶体管401和404在面积和几何形状方面与Pch晶体管302和Nch晶体管303相同。类似地，Pch晶体管402和Nch晶体管403在面积和几何形状上与Pch晶体管301和Nch晶体管304相同。如上所述，所提出的延迟电路400中的所有反相电路405都连接到相同的负载晶体管401和404。因此，当与具有相同级数的反相器的第一延迟电路300相比较时，负载晶体管的数量可以减小到四分之一，而没有改变各个反相器的电流通道中存在的总阻抗量。因此，可以减小延迟电路的面积，而不改变各个反相器的电流驱本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：至少４个反相电路，每个反相电路都包括第一电源端、第二电源端、输入端、输出端；第一和第二负载晶体管，其栅极端固定以便导通；其中一个反相电路的输入端和另一个反相电路的输出端分别连接，使得每个反相 电路串联连接；并且所有反相电路的第一电源端都连接到第一负载晶体管的漏极；而所有反相电路的第二电源端都连接到第二负载晶体管的漏极。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：新保宏幸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]