半导体集成电路制造技术

在附有数据选择功能的动态型触发电路中，良好地确保动作的高速性，即使在多个数据的任何一个都未被选择的情况下也能正常动作。例如，当由选择信号（Ｓ０）选择高电平的数据（Ｄ０）时，第１结点（Ｎ１）变为低电平，第２动态电路（１Ｂ）的第２结点（Ｎ２）变为高电平，输出信号（Ｑ）为高电平。在这种状态下，当没有由选择信号（Ｓ０）～（Ｓ２）选择多个数据（Ｄ０）～（Ｄ２）中的任何一个时，第１结点（Ｎ１）变为高电平，上述第２结点（Ｎ２）的电荷被放电，变成使输出信号（Ｑ）误动作为低电平的状况。但是，在这种情况下，输出结点（Ｎ３）变为高电平，第４结点（Ｎ２）变为低电平，上述第２动态电路（１Ｂ）的ｎ型晶体管（Ｔｒ６）截止，从而阻止第２结点（Ｎ２）的放电。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，特别是涉及该电路的高速化。
技术介绍
以往，在半导体集成电路、特别是触发电路中，例如，如专利文件1所述，在其内部结构中采用动态电路来谋求高速化。在该专利文件1所述的动态型触发电路中，附加有输入多个数据并选择其中任一个数据进行保持和输出的功能。以下，在图3A中示出附有该数据选择功能的触发电路的结构。在图3A中，数据选择电路91配置在保持电路90的前级。在该数据选择电路91中，在时钟脉冲CLK的低电平期间内，由p型晶体管Tr1将结点N1预充电至电源电位Vdd，并由p型晶体管Tr50将结点N2预充电至电源电位Vdd。在该期间的终点附近，用于选择多个数据D0～D2中的任一个的选择信号S0～S2之一变为高电平，其后，当变为时钟脉冲CLK的高电平期间时，则当所选定的数据(例如D0)为高电平的情况下，上述结点N1的电荷通过n型晶体管Tr2放电而使结点N1的电位变为接地电位。与此相伴，使n型晶体管Tr51截止，从而保持结点N2的预充电电位，将该电位作为高电平值，由保持电路90保持，并作为高电平值的输出信号Q输出。另一方面，当上述所选定的数据D0为低电平时，上述结点N1的电荷不放电，结点N1的电位保持预充电电位，n型晶体管Tr51导通。由此，结点N2的电荷，通过上述n型晶体管Tr51和n型晶体管Tr2放电而变为低电平值，由保持电路90保持该低电平值，并作为低电平值的输出信号Q输出。另外，在图3A中，SI是扫描时的数据输入、SE是扫描移位控制信号、SEB是扫描移位控制信号的反相信号。日本特开平2003-060497号公报
技术实现思路
但是，在上述现有的附有数据选择功能的动态型触发电路中，已知存在着当多个数据中的任何一个都未被选择时就产生误动作这样的缺点。以下，对该误动作进行说明。在正常动作时，例如在结点N2为预充电电位(高电平值)并从保持电路90输出高电平值的输出信号Q的情况下，在时钟脉冲CLK的下一个周期的高电平期间内多个数据D0～D2全部都没有被选择时，即在所有的选择信号S0～S2均为低电平值时，n型晶体管Tr2导通，但结点N1的电位保持预充电电位并且n型晶体管Tr51导通，因此结点N2的电荷通过这些n型晶体管Tr51、Tr2放电而变为低电平值，从而错误地从保持电路90输出低电平值的输出信号Q。为消除这种缺点，例如，如图3B所示，对于输入到n型晶体管Tr2的栅极的信号，考虑附加以下的电路。即，考虑另行设置一个静态电路，该静态电路包括具有输入所有选择信号S0～S2的OR(“或”)电路和在时钟脉冲CLK的高电平期间锁存该OR电路的输出的锁存电路的电路92、输入该锁存电路的输出和上述时钟脉冲CLK的AND(“与”)电路93，并考虑将上述AND电路93的输出输入到上述n型晶体管Tr2的栅极。但是，在这种考虑方案中，所有的选择信号S0～S2，需要在时钟脉冲CLK的上升沿之前通过上述OR电路和锁存电路，因此，需要一段额外的准备时间(在时钟脉冲CLK的上升沿之前要确定上述静态电路的输出的时间)，这就产生了阻碍动作的高速性的缺点。鉴于上述问题，本专利技术的目的在于，在附有数据选择功能的动态型触发电路中，良好地确保动作高速性，并且即使在多个数据D0～D2都没有被选择的情况下也进行正常的动作。为实现上述目的，在本专利技术中，在多个数据的任何一个都未被选择的情况下，例如在图3A的半导体集成电路中，采取对策以使结点N2的预充电电荷不放电，从而保持该结点N2的高电平值，由保持电路按原状态进行保持和输出。本专利技术的一种半导体集成电路，接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，当上述时钟脉冲跳变时将由上述选择信号选定的1个数据输出到保持电路，该半导体集成电路的特征在于包括检测全部上述多个选择信号都没有选择上述多个数据的任何一个的状态的非选择状态检测电路；当由上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据的任何一个的状态时，防止前1次所选定的数据发生变化，以保持上述保持电路的输出数据。本专利技术的另一种半导体集成电路，包括NOR型第1动态电路，接收第1时钟脉冲和多个数据，在从上述第1时钟脉冲的上升沿到下降沿的期间和从下降沿到上升沿的期间的任一个期间即第1期间内，使电荷对第1输出结点充电，在另一个期间即第2期间内，当上述多个数据的值完全一致时，保持上述第1输出结点的电荷，而当上述多个数据中至少有1个不一致时，使上述第1输出结点的电荷放电；和NAND型第2动态电路，接收第2时钟脉冲和上述第1动态电路的第1输出结点的信号，在上述第2时钟脉冲的第1期间或第2期间内，当上述第1动态电路的第1输出结点的电荷进行了放电时，保持第2输出结点的电荷，而当保持了上述第1输出结点的电荷时，使上述第2输出结点的电荷放电，该半导体集成电路的特征在于包括NOR型第3动态电路，接收第3时钟脉冲和用于选择上述多个数据的每一个的多个选择信号，在上述第3时钟脉冲的第1期间内使电荷对第3输出结点充电，在第2期间内，当全部上述多个选择信号都没有选择上述多个数据的任何一个时，保持上述第3输出结点的电荷；和NAND型第4动态电路，接收第4时钟脉冲和上述第3动态电路的第3输出结点的信号，在上述第4时钟脉冲的第1期间或第2期间内，当保持了上述第3动态电路的第3输出结点的电荷时，使第4输出结点的电荷放电，上述第2动态电路，接收上述第4动态电路的第4输出结点的信号，当上述第4输出结点的电荷进行了放电时，即使在保持了上述第1动态电路的第1输出结点的电荷的情况下，也保持上述第2输出结点的电荷。在本专利技术的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，比上述NOR型第1动态电路更靠近上述NAND型第2动态电路。在本专利技术的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，以比上述NOR型第1动态电路更高的速度动作。在本专利技术的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，供电电压高于上述NOR型第1动态电路。在本专利技术的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，位于离半导体衬底上所形成的元件隔离区域的距离比上述NOR型第1动态电路更远的位置。在本专利技术的半导体集成电路的一个例子中，包括接受所选定的数据并输出该选择数据的输出电路；上述输出电路，包括NOR电路，接受上述NOR型第1动态电路的输出和上述NAND型第2动态电路的输出的反相输出；第1n型晶体管，在栅极上接收上述NOR电路的输出；以及第1p型晶体管，在栅极上接收上述NAND型第2动态电路的输出，其中，上述第1n型晶体管和上述第1p型晶体管的漏极互相连接。在本专利技术的半导体集成电路的一个例子中，上述输出电路，还包括在栅极上接收上述NAND型第4动态电路的输出的第2n型晶体管；上述第2n型晶体管的漏极连接于上述第1n型晶体管的源极。在本专利技术的半导体集成电路的一个例子中，在用作上述输出电路的2个输出端子的上述第1n型晶体管的漏极和上述第1p型晶体管的漏极上，连接了保持上述选择数据的保持电路。在本专利技术的半导体集成电路的一个例子中，上述本文档来自技高网...

【技术保护点】
一种半导体集成电路，接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，当上述时钟脉冲跳变时将由上述选择信号选定的１个数据输出到保持电路，该半导体集成电路的特征在于：包括检测全部上述多个选择信号都没有选择上述多个数据的任何一个 的状态的非选择状态检测电路；当由上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据的任何一个的状态时，防止前１次所选定的数据发生变化，以保持上述保持电路的输出数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：炭田昌哉，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]