本公开实施例提供一种时钟信号生成电路和数据采样电路，该时钟信号生成电路包括N个时钟信号处理模块，用于基于接收到的N个与相位关联的初始时钟信号生成对应的N个目标时钟信号，相邻目标时钟信号之间的重叠区域小于预设值；其中，时钟信号处理模块包括延时单元和时钟生成单元；延时单元，用于接收初始时钟信号，对初始时钟信号进行延时，得到第一输入信号；时钟生成单元，用于基于接收的第一输入信号和第二输入信号，生成目标时钟信号；第二输入信号的相位与初始时钟信号的相位相差360度/N，N是大于1的正整数，第二输入信号是相邻时钟信号处理模块接收的初始时钟信号。本公开实施例提供的时钟信号生成电路能够改善数据信号的码间干扰问题。信号的码间干扰问题。信号的码间干扰问题。
【技术实现步骤摘要】
时钟信号生成电路和数据采样电路
[0001]本公开涉及半导体存储器
，尤其涉及一种时钟信号生成电路和数 据采样电路。
技术介绍
[0002]随着工业的发展，期望进一步提高电子设备的工作速度，即提高电子设备 的工作频率。为了达到这一目的，电子设备中信号传输速度也必须更快。然而， 在工作频率较高时，信号传输过程中容易产生码间干扰问题，限制了电子设备 的发展。
技术实现思路
[0003]本公开提供了一种时钟信号生成电路和数据采样电路，能够改善码间干扰 问题，提高数据传输的速度。
[0004]第一方面，本公开实施例提供一种时钟信号生成电路，包括N个时钟信号 处理模块，用于基于接收到的N个与相位关联的初始时钟信号生成对应的N个 目标时钟信号，相邻所述目标时钟信号之间的重叠区域小于预设值；其中，所 述时钟信号处理模块包括延时单元和时钟生成单元；所述延时单元，用于接收 所述初始时钟信号，对所述初始时钟信号进行延时，得到第一输入信号；所述 时钟生成单元，用于基于接收的所述第一输入信号和第二输入信号，生成目标 时钟信号；其中，所述第二输入信号的相位与所述初始时钟信号的相位相差360 度/N，N是大于1的正整数，所述第二输入信号是相邻所述时钟信号处理模块 接收的所述初始时钟信号。
[0005]在一些实施例中，所述延时单元，还用于接收控制信号，并基于所述控制 信号控制所述延时单元处于打开或者关闭状态。
[0006]在一些实施例中，所述控制信号包括第一控制信号和第二控制信号，所述 第一控制信号与所述第二控制信号的电平相反；所述延时单元，还用于在所述 第一控制信号为第一电平且所述第二控制信号为第二电平时，控制所述延时单 元打开，对所述初始时钟信号进行延时，得到所述第一输入信号。
[0007]在一些实施例中，所述时钟信号处理模块中的延时单元包括传输门。
[0008]在一些实施例中，所述时钟信号处理模块中的时钟生成单元包括第一运算 单元。
[0009]在一些实施例中，所述时钟生成单元还包括：第二运算单元，所述第二运 算单元的输入端连接所述第一运算单元的输出端，所述第二运算单元的输出端 输出所述目标时钟信号。
[0010]在一些实施例中，所述N个与相位关联的初始时钟信号包括：与第一相位 关联的初始时钟信号，与第二相位关联的初始时钟信号，与第三相位关联的初 始时钟信号，与第四相位关联的初始时钟信号。
[0011]在一些实施例中，所述第一相位为0度、所述第二相位为90度、所述第三 相位为180度、所述第四相位为270度。
[0012]在一些实施例中，所述重叠区域小于预设值包括：所述重叠区域对应的时 钟周期的长度T
overlap
小于第一预设值。
[0013]在一些实施例中，所述重叠区域小于预设值包括：所述重叠区域对应的电 平值V
overlap
小于第二预设值。
[0014]在一些实施例中，所述延时单元，还用于接收第一代码，并基于所述第一 代码，确定延时参数，以使相邻所述目标时钟信号之间的重叠区域小于预设值； 其中，所述第一代码包括以下至少之一：制程工艺、电源电压、温度；和/或， 所述延时单元，还用于接收模式编码信号，并基于所述模式编码信号，确定延 时参数，以使相邻所述目标时钟信号之间的重叠区域小于预设值；其中，所述 模式编码信号用于表征电子设备的数据传输速率。
[0015]第二方面，本公开实施例提供一种数据采样电路，所述数据采样电路包括 数据选择器和如第一方面所述的时钟信号生成电路；其中：所述时钟信号生成 电路，用于接收初始时钟信号生成目标时钟信号；所述数据选择器，包括N个 数据处理模块；用于接收初始数据信号和所述初始时钟信号，基于所述目标时 钟信号顺序输出对应的目标数据信号。
[0016]在一些实施例中，每一所述数据处理模块包括：寄存器模块和开关模块； 所述寄存器模块，用于接收所述初始数据信号和所述初始时钟信号，对所述初 始数据信号进行移位，生成所述目标数据信号；所述开关模块，用于基于所述 目标时钟信号控制所述目标数据信号的顺序输出。
[0017]在一些实施例中，所述N个数据处理模块包括第一数据处理模块、第二数 据处理模块、第三数据处理模块和第四数据处理模块，其中：所述第一数据处 理模块包括第一寄存器模块和第一开关模块，所述第一寄存器模块用于接收第 一初始数据信号和第一初始时钟信号，所述第一开关模块用于基于第一目标时 钟信号控制第一目标数据信号的输出；所述第二数据处理模块包括第二寄存器 模块和第二开关模块，所述第二寄存器模块用于接收第二初始数据信号和第二 初始时钟信号，所述第二开关模块用于基于第二目标时钟信号控制第二目标数 据信号的输出；所述第三数据处理模块包括第三寄存器模块和第三开关模块， 所述第三寄存器模块用于接收第三初始数据信号和第三初始时钟信号，所述第 三开关模块用于基于第三目标时钟信号控制第三目标数据信号的输出；所述第 四数据处理模块包括第四寄存器模块和第四开关模块，所述第四寄存器模块用 于接收第四初始数据信号和第四初始时钟信号，所述第四开关模块用于基于第 四目标时钟信号控制第四目标数据信号的输出。
[0018]在一些实施例中，所述第一初始时钟信号和所述第二初始时钟信号相同， 所述第三初始时钟信号和所述第四初始时钟信号相同，且所述第一初始时钟信 号和所述第三初始时钟信号之间的相位差为180度。
[0019]本公开实施例通过设置每一时钟信号处理模块中都包括延时单元和时钟生 成单元，基于接收到的N个与相位关联的初始时钟信号生成对应的N个目标时 钟信号，减少了N个目标时钟信号之间的重叠，从而减少数据传输过程中的码 间干扰问题的出现。
附图说明
[0020]在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图 中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同 示例。附图以示例
而非限制的方式大体示出了本文中所讨论的各个实施例。
[0021]图1为目前的一种时钟信号生成电路生成的目标时钟信号重叠区域的示意 图；
[0022]图2a为本公开实施例提供的一种时钟信号生成电路的框架示意图；
[0023]图2b为本公开实施例提供的一种N个与相位关联的初始时钟信号的时序 图；
[0024]图2c为本公开实施例提供的一种时钟信号生成电路生成的目标时钟信号 重叠区域的示意图；
[0025]图3a为本公开实施例提供的另一种时钟信号生成电路的示意图；
[0026]图3b为本公开实施例提供的一种初始时钟信号、第一输入信号和目标时钟 信号的时序图；
[0027]图3c为本公开实施例提供的另一种时钟信号生成电路的示意图；
[0028]图3d为本公开实施例提供的另一种目标时钟信号的时序图；
[0029]图4a为本公开实施例提供的一种数据采样电路的框架示意图；
[0030]图4b为本公开实施例本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种时钟信号生成电路，其特征在于，包括N个时钟信号处理模块，用于基于接收到的N个与相位关联的初始时钟信号生成对应的N个目标时钟信号，相邻所述目标时钟信号之间的重叠区域小于预设值；其中，所述时钟信号处理模块包括延时单元和时钟生成单元；所述延时单元，用于接收所述初始时钟信号，对所述初始时钟信号进行延时，得到第一输入信号；所述时钟生成单元，用于基于接收的所述第一输入信号和第二输入信号，生成目标时钟信号；其中，所述第二输入信号的相位与所述初始时钟信号的相位相差360度/N，N是大于1的正整数，所述第二输入信号是相邻所述时钟信号处理模块接收的所述初始时钟信号。2.根据权利要求1所述的电路，其特征在于，所述延时单元，还用于接收控制信号，并基于所述控制信号控制所述延时单元处于打开或者关闭状态。3.根据权利要求2所述的电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述第一控制信号与所述第二控制信号的电平相反；所述延时单元，还用于在所述第一控制信号为第一电平且所述第二控制信号为第二电平时，控制所述延时单元打开，对所述初始时钟信号进行延时，得到所述第一输入信号。4.根据权利要求1至3任一项所述的电路，其特征在于，所述时钟信号处理模块中的延时单元包括传输门。5.根据权利要求1至3任一项所述的电路，其特征在于，所述时钟信号处理模块中的时钟生成单元包括第一运算单元。6.根据权利要求5所述的电路，其特征在于，所述时钟生成单元还包括：第二运算单元，所述第二运算单元的输入端连接所述第一运算单元的输出端，所述第二运算单元的输出端输出所述目标时钟信号。7.根据权利要求1至3任一项所述的电路，其特征在于，所述N个与相位关联的初始时钟信号包括：与第一相位关联的初始时钟信号，与第二相位关联的初始时钟信号，与第三相位关联的初始时钟信号，与第四相位关联的初始时钟信号。8.根据权利要求7所述的电路，其特征在于，所述第一相位为0度、所述第二相位为90度、所述第三相位为180度、所述第四相位为270度。9.根据权利要求1至3任一项所述的电路，其特征在于，所述重叠区域小于预设值包括：所述重叠区域对应的时钟周期的长度T
overlap
小于第一预设值。10.根据权利要求1至3任一项所述的电路，其特征在于，所述重叠区域小于预设值包括：所述重叠区域对应的电平值V
overlap
小于第二预设值。11.根据权利要求1至3任一项所述的电路，其特征在...
【专利技术属性】
技术研发人员：谷银川，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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