【技术实现步骤摘要】
本公开实施例涉及半导体，特别涉及一种驱动电路以及存储器。
技术介绍
1、在dram和cpu之间的高速数据传输过程中，为了保持信号的完整性，阻抗匹配变得越来越重要。由于dq端等高精度的输出端的输出阻抗会随着制造工艺，应用环境如电压，温度等因素变化而变化，因此dram需要采用具有高精度且阻抗可调节功能的dq端。通常，需要通过调节输出驱动电路的等效阻抗来调节dq端的输出阻抗。
2、然而，目前存在驱动电路的尺寸较大，从而使得功耗较高的问题。
技术实现思路
1、本公开实施例提供一种驱动电路以及存储器，至少有利于解决驱动电路的尺寸较大，从而使得功耗较高的问题。
2、本公开实施例提供一种驱动电路，包括：预驱动电路，所述预驱动电路至少用于输出下拉信号；主驱动电路，所述主驱动电路包括n条并联的第一支路，所述第一支路被配置为，接收下拉校准码信号以及所述下拉信号，并基于所述下拉校准码信号以及所述下拉信号调节所述第一支路的电阻，其中，所述下拉校准码信号仅有n位，n大于1，且一条所述第一支路与一位所述下拉校准码信号对应。
3、在一些实施例中，还包括：第一节点和第二节点，所述第一节点电连接于数据端口，所述第二节点接地，所述第一支路耦接在所述第一节点与所述第二节点之间；其中，所述第一支路包括：第一下拉单元，所述第一下拉单元被配置为，响应于满足预设条件对应的所述下拉信号以及满足预设条件对应的所述下拉校准码信号导通所述第一支路。
4、在一些实施例中，所述第一下拉单元包
5、在一些实施例中，所述第一nmos管的沟道宽长比小于所述第二nmos管的沟道宽长比。
6、在一些实施例中，至少两条所述第一支路对应的第一nmos管和第二nmos管的沟道宽长比各不相同。
7、在一些实施例中，至少部分所述第一支路对应的第一nmos管的沟道宽长比依次呈等比例变化，部分所述第二nmos管的沟道宽长比依次呈等比例变化。
8、在一些实施例中，至少部分所述第一下拉单元还包括：第三nmos管，所述第三nmos管的栅极接收所述下拉信号，所述第三nmos管的第一端与所述第二nmos管的第一端电连接，所述第三nmos管的第二端与所述第二节点耦接。
9、在一些实施例中，所述第三nmos管的沟道宽长比小于所述第一nmos管的沟道宽长比。
10、在一些实施例中，所述主驱动电路还包括：第二支路，所述第二支路与所述第一支路并联，所述第二支路包括第二下拉单元，所述第二下拉单元被配置为，接收所述下拉信号，并基于满足预设条件对应的所述下拉信号导通所述第二支路。
11、在一些实施例中，所述第二下拉单元包括：第四nmos管，所述第四nmos管的栅极接收所述下拉信号，所述第四nmos管的第一端与所述第一节点耦接，所述第四nmos管的第二端与所述第二节点耦接。
12、在一些实施例中，所述第四nmos管的沟道宽长比与所述第一nmos管的沟道宽长比相同。
13、在一些实施例中，所述第二下拉单元还包括：第五nmos管，所述第五nmos管的栅极接收所述下拉信号，所述第五nmos管的第一端与所述第四nmos管的第二端电连接，所述第五nmos管的第二端与所述第二节点耦接，其中，所述第五nmos管的沟道宽长比大于所述第四nmos管的沟道宽长比。
14、在一些实施例中，所述预驱动电路包括上拉预驱动电路和下拉预驱动电路，所述下拉预驱动电路用于输出所述下拉信号，所述上拉预驱动电路用于输出上拉信号以及m位驱动上拉校准码信号，其中，所述上拉预驱动电路接收第一上拉校准码信号，并基于所述第一上拉校准码信号输出所述驱动上拉校准码信号；所述主驱动电路还包括：并联的第三支路以及第四支路，所述第三支路的数量为m个，所述第四支路的数量为n个，其中，所述第三支路接收所述驱动上拉校准码信号，并基于所述驱动上拉校准码信号调节所述第三支路的电阻；所述第四支路接收第二上拉校准码信号以及所述上拉信号，并基于所述第二上拉校准码信号以及所述上拉信号调节所述第四支路的电阻，m≥1，n≥1，且每一条所述第三支路与一位所述驱动上拉校准码信号对应，每一条所述第四支路与一位所述第二上拉校准码信号对应，所述第一上拉校准码信号以及所述第二上拉校准码信号由校准电路生成，m+n＝n。
15、在一些实施例中，所述下拉预驱动电路包括：第一级电路和第二级电路，所述第一级电路用于生成下拉驱动信号，所述第二级电路被配置为，接收所述下拉驱动信号，并响应于所述下拉驱动信号输出所述下拉信号。
16、在一些实施例中，所述第二级电路包括反相器与三态反相器。
17、相应地，本公开实施例还提供一种存储器，包括上述所述的发射机电路。
18、本公开实施例提供的技术方案具有以下优点：
19、本公开实施例提供的驱动电路的技术方案中，主驱动电路具有n条并联的第一支路，可以通过第一支路的导通与否来调节每一第一支路的电阻，从而对主驱动电路的阻抗进行调节。此外，设置主驱动电路中的每一第一支路均接收下拉校准码信号以及下拉信号，并在下拉校准码信号以及下拉信号的共同控制下，实现第一支路的导通或者截止，一方面可以对第一支路的电阻进行调节，另一方面，由于第一支路还接收下拉信号，因此，使得主驱动电路只有在需要进行下拉校准时，才会调节电阻，保证主驱动电路电阻调节的准确性。不难发现，校准电路生成的下拉校准码信号的数量与第一支路的数量相同，也就是说，所有用于阻抗调节的第一支路均用于接收一位由校准电路直接生成的下拉校准码信号，从而可以省去预驱动电路中用于对下拉校准码进行驱动、分解以及运算操作的逻辑电路，进而可以减小驱动电路的尺寸以及功耗。
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1.一种驱动电路，其特征在于，包括：
2.根据权利要求1所述的驱动电路，其特征在于，还包括：第一节点和第二节点，所述第一节点电连接于数据端口，所述第二节点接地，所述第一支路耦接在所述第一节点与所述第二节点之间；其中，所述第一支路包括：第一下拉单元，所述第一下拉单元被配置为，响应于满足预设条件对应的所述下拉信号以及满足预设条件对应的所述下拉校准码信号导通所述第一支路。
3.根据权利要求2所述的驱动电路，其特征在于，所述第一下拉单元包括：
4.根据权利要求3所述的驱动电路，其特征在于，所述第一NMOS管的沟道宽长比小于所述第二NMOS管的沟道宽长比。
5.根据权利要求4所述的驱动电路，其特征在于，至少两条所述第一支路对应的第一NMOS管和第二NMOS管的沟道宽长比各不相同。
6.根据权利要求5所述的驱动电路，其特征在于，至少部分所述第一支路对应的第一NMOS管的沟道宽长比依次呈等比例变化，部分所述第二NMOS管的沟道宽长比依次呈等比例变化。
7.根据权利要求3所述的驱动电路，其特征在于，至少部分所述第一下拉单元还
8.根据权利要求7所述的驱动电路，其特征在于，所述第三NMOS管的沟道宽长比小于所述第一NMOS管的沟道宽长比。
9.根据权利要求3所述的驱动电路，其特征在于，所述主驱动电路还包括：第二支路，所述第二支路与所述第一支路并联，所述第二支路包括第二下拉单元，所述第二下拉单元被配置为，接收所述下拉信号，并基于满足预设条件对应的所述下拉信号导通所述第二支路。
10.根据权利要求9所述的驱动电路，其特征在于，所述第二下拉单元包括：第四NMOS管，所述第四NMOS管的栅极接收所述下拉信号，所述第四NMOS管的第一端与所述第一节点耦接，所述第四NMOS管的第二端与所述第二节点耦接。
11.根据权利要求10所述的驱动电路，其特征在于，所述第四NMOS管的沟道宽长比与所述第一NMOS管的沟道宽长比相同。
12.根据权利要求10或11所述的驱动电路，其特征在于，所述第二下拉单元还包括：第五NMOS管，所述第五NMOS管的栅极接收所述下拉信号，所述第五NMOS管的第一端与所述第四NMOS管的第二端电连接，所述第五NMOS管的第二端与所述第二节点耦接，其中，所述第五NMOS管的沟道宽长比大于所述第四NMOS管的沟道宽长比。
13.根据权利要求1所述的驱动电路，其特征在于，所述预驱动电路包括上拉预驱动电路和下拉预驱动电路，所述下拉预驱动电路用于输出所述下拉信号，所述上拉预驱动电路用于输出上拉信号以及m位驱动上拉校准码信号，其中，所述上拉预驱动电路接收第一上拉校准码信号，并基于所述第一上拉校准码信号输出所述驱动上拉校准码信号；
14.根据权利要求1所述的驱动电路，其特征在于，所述下拉预驱动电路包括：第一级电路和第二级电路，所述第一级电路用于生成下拉驱动信号，所述第二级电路被配置为，接收所述下拉驱动信号，并响应于所述下拉驱动信号输出所述下拉信号。
15.根据权利要求14所述的驱动电路，其特征在于，所述第二级电路包括反相器与三态反相器。
16.一种存储器，其特征在于，包括上述权利要求1至15中任一项所述的驱动电路。
...【技术特征摘要】
1.一种驱动电路，其特征在于，包括：
2.根据权利要求1所述的驱动电路，其特征在于，还包括：第一节点和第二节点，所述第一节点电连接于数据端口，所述第二节点接地，所述第一支路耦接在所述第一节点与所述第二节点之间；其中，所述第一支路包括：第一下拉单元，所述第一下拉单元被配置为，响应于满足预设条件对应的所述下拉信号以及满足预设条件对应的所述下拉校准码信号导通所述第一支路。
3.根据权利要求2所述的驱动电路，其特征在于，所述第一下拉单元包括：
4.根据权利要求3所述的驱动电路，其特征在于，所述第一nmos管的沟道宽长比小于所述第二nmos管的沟道宽长比。
5.根据权利要求4所述的驱动电路，其特征在于，至少两条所述第一支路对应的第一nmos管和第二nmos管的沟道宽长比各不相同。
6.根据权利要求5所述的驱动电路，其特征在于，至少部分所述第一支路对应的第一nmos管的沟道宽长比依次呈等比例变化，部分所述第二nmos管的沟道宽长比依次呈等比例变化。
7.根据权利要求3所述的驱动电路，其特征在于，至少部分所述第一下拉单元还包括：第三nmos管，所述第三nmos管的栅极接收所述下拉信号，所述第三nmos管的第一端与所述第二nmos管的第一端电连接，所述第三nmos管的第二端与所述第二节点耦接。
8.根据权利要求7所述的驱动电路，其特征在于，所述第三nmos管的沟道宽长比小于所述第一nmos管的沟道宽长比。
9.根据权利要求3所述的驱动电路，其特征在于，所述主驱动电路还包括：第二支路，所述第二支路与所述第一支路并联，所述第二支路包括第二下拉单元，所述第二下拉单元被配置为，接收所述下拉信号，并基...
【专利技术属性】
技术研发人员：纪一凡，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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