存储器件及其制备方法技术

本申请公开了一种存储器件及其制备方法，属于存储技术领域，该存储器件包括第一芯片和第二芯片，第一芯片包括存储阵列，存储阵列包括至少一个存储块；第二芯片包括逻辑控制电路，逻辑控制电路包括全局位线译码器，全局位线译码器与至少一个存储块电性连接，通过构造全局位线译码器所形成的全局位线译码器区块位于存储块在第二芯片中的俯视投影区域内，可以减小第一芯片与第二芯片堆叠后的面积，进而减小了存储器件的占用面积，有助于实现存储器件的最小化尺寸。件的最小化尺寸。件的最小化尺寸。

【技术实现步骤摘要】
存储器件及其制备方法


[0001]本申请涉及存储
，具体涉及一种存储器件及其制备方法。

技术介绍

[0002]如图1所示，传统技术方案中的存储器件包括多个存储块510、多个局部位线译码器520、多个字线译码器540、多个全局位线译码器530以及其他电路550，其中，存储块510的构造区域、局部位线译码器520的构造区域、字线译码器540的构造区域、全局位线译码器530的构造区域以及其他电路550的构造区域互不重叠，例如，局部位线译码器520的构造区域位于对应的存储块510的构造区域的一侧，字线译码器540位于对应的局部位线译码器520的构造区域和/或存储块510的构造区域的另一侧，全局位线译码器530的构造区域位于对应的局部位线译码器520的构造区域与全局位线译码器530的构造区域之间。
[0003]具体地，如图2所示，沿某一方向，存储块510和局部位线译码器520依次交替排列，末尾一个局部位线译码器520之后依次为全局位线译码器530、多个感测放大器551，位于每个存储块510的另一侧则设置有一字线译码器540，每个局部位线译码器520与对应的存储块510和全局位线译码器530电性连接，全局位线译码器530的输出端与对应的多个感测放大器551电性连接。同样的，图2中的各存储块510的构造区域、各局部位线译码器520的构造区域、全局位线译码器530的构造区域、各感测放大器551的构造区域以及各字线译码器540的构造区域也互不重叠。
[0004]如此，上述传统技术方案中的存储器件需要占用较大空间以集成上述的各部分结构，不利于最小化存储器件的尺寸。
[0005]需要注意的是，上述关于
技术介绍
的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的
技术介绍
中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。

技术实现思路

[0006]本申请提供一种存储器件及其制备方法，以缓解存储器件需要占用较大空间的技术问题。
[0007]第一方面，本申请提供一种存储器件，其包括第一芯片和第二芯片，第一芯片包括存储阵列，存储阵列包括至少一个存储块，存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；第二芯片沿第三方向叠置于第一芯片的上方，第二芯片具有一存储块的俯视投影区域，第二芯片包括逻辑控制电路，逻辑控制电路包括全局位线译码器，全局位线译码器与至少一个存储块电性连接，且全局位线译码器所形成的全局位线译码器区块位于俯视投影区域内。
[0008]在其中一些实施方式中，逻辑控制电路还包括局部位线译码器，局部位线译码器包括第一局部位线子译码器，第一局部位线子译码器与存储块、全局位线译码器电性连接，第一局部位线子译码器所形成的第一局部位线子译码器区块位于俯视投影区域内；在第一
方向上，第一局部位线子译码器区块的投影与全局位线译码器区块的投影互不重叠。
[0009]在其中一些实施方式中，第一局部位线子译码器包括第一局部位线子译码单元和第二局部位线子译码单元，第一局部位线子译码单元与位线中的一部分和全局位线译码器电性连接；第二局部位线子译码单元与位线中的另一部分和全局位线译码器电性连接；在第一方向上，第一局部位线子译码单元所形成的第一局部位线子译码单元区块的投影与第二局部位线子译码单元所形成的第二局部位线子译码单元区块的投影互不重叠；且在第二方向上，全局位线译码器区块位于第一局部位线子译码单元区块与第二局部位线子译码单元区块之间。
[0010]在其中一些实施方式中，在第一方向上，全局位线译码器区块的长度、第一局部位线子译码单元区块的长度以及第二局部位线子译码单元区块的长度均小于或者等于俯视投影区域的长度；且在第二方向上，全局位线译码器区块的宽度、第一局部位线子译码单元区块的宽度以及第二局部位线子译码单元区块的宽度之和小于或者等于俯视投影区域的宽度。
[0011]在其中一些实施方式中，逻辑控制电路还包括字线译码电路，字线译码电路包括第一字线子译码器，第一字线子译码器与字线电性连接，第一字线子译码器所形成的第一字线子译码器区块位于俯视投影区域内，且在第二方向上，第一字线子译码器区块位于全局位线译码器区块与第二局部位线子译码单元区块之间。
[0012]在其中一些实施方式中，第一字线子译码器包括第一字线译码单元和第二字线译码单元，第一字线译码单元与字线中的一部分电性连接；第二字线译码单元与字线中的另一部分电性连接；其中，在第一方向上，第一字线译码单元所形成的第一字线译码单元区块的投影与第二字线译码单元所形成的第二字线译码单元区块的投影至少部分重叠；且在第二方向上，第一字线译码单元区块的投影与第二字线译码单元区块的投影互不重叠。
[0013]在其中一些实施方式中，逻辑控制电路还包括感应放大电路，与全局位线译码器电性连接，感应放大电路所形成的感应放大电路区块位于俯视投影区域内；在第一方向上，感应放大电路区块位于第一字线译码单元区块与第二字线译码单元区块之间；且在第二方向上，感应放大电路区块位于全局位线译码器区块与第二局部位线子译码单元区块之间。
[0014]在其中一些实施方式中，感应放大电路包括第一组感应放大器和第二组感应放大器，第一组感应放大器与全局位线译码器电性连接，第一组感应放大器包括沿第一方向依次排列的多个感应放大器；第二组感应放大器与全局位线译码器电性连接，第二组感应放大器包括沿第一方向依次排列的多个感应放大器；其中，在第一方向上，第一组感应放大器所形成的第一组感应放大器区块的投影与第二组感应放大器所形成的第二组感应放大器区块的投影至少部分重叠；且在第二方向上，第一组感应放大器区块的投影、第二组感应放大器区块的投影互不重叠。
[0015]在其中一些实施方式中，在第一方向上，第一字线译码单元区块、第一组感应放大器区块、第二组感应放大器区块以及第二字线译码单元区块依次排列；在第一方向上，第一组感应放大器区块至第一字线译码单元区块的距离小于第一组感应放大器区块至第二字线译码单元区块的距离，且第二组感应放大器区块至第一字线译码单元区块的距离大于第二组感应放大器区块至第二字线译码单元区块的距离。
[0016]在其中一些实施方式中，在第一方向上，第一组感应放大器区块的投影与第一字
线译码单元区块的投影和/或第二字线译码单元区块的投影重合，且第二组感应放大器区块的投影与第一字线译码单元区块的投影和/或第二字线译码单元区块的投影重合。
[0017]在其中一些实施方式中，逻辑控制电路还包括多条第一走线，多条第一走线与全局位线译码器的输出端和多个感应放大器的输入端电性连接；在第二方向上，多条第一走线位于全局位线译码器区块与感应放大电路区块之间；且多条第一走线沿第一方向依次排列。
[0018]在其中一些实施方式中，逻辑控制电路还包括多条第二走线，多条第二走线与全局位线译码器的输入端和局部位线译码器的输出端电性连接；在第一方向上，多条第二走线依次排列；且多条第二走线位于至少一个俯视投影区域中。
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【技术保护点】

【技术特征摘要】
1.一种存储器件，其特征在于，包括：第一芯片，所述第一芯片包括存储阵列，所述存储阵列包括至少一个存储块，所述存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；第二芯片，沿第三方向叠置于所述第一芯片的上方，所述第二芯片具有一所述存储块的俯视投影区域，所述第二芯片包括逻辑控制电路，所述逻辑控制电路包括全局位线译码器，所述全局位线译码器与所述至少一个存储块电性连接，且所述全局位线译码器所形成的全局位线译码器区块位于俯视投影区域内；其中，所述逻辑控制电路还包括：局部位线译码器，所述局部位线译码器包括第一局部位线子译码器，所述第一局部位线子译码器与所述存储块、所述全局位线译码器电性连接，所述第一局部位线子译码器所形成的第一局部位线子译码器区块位于所述俯视投影区域内；在所述第一方向上，所述第一局部位线子译码器区块的投影与所述全局位线译码器区块的投影互不重叠。2.根据权利要求1所述的存储器件，其特征在于，所述第一局部位线子译码器包括：第一局部位线子译码单元，与所述位线中的一部分和所述全局位线译码器电性连接；和第二局部位线子译码单元，与所述位线中的另一部分和所述全局位线译码器电性连接；在所述第一方向上，所述第一局部位线子译码单元所形成的第一局部位线子译码单元区块的投影与所述第二局部位线子译码单元所形成的第二局部位线子译码单元区块的投影互不重叠；且在所述第二方向上，所述全局位线译码器区块位于所述第一局部位线子译码单元区块与所述第二局部位线子译码单元区块之间。3.根据权利要求2所述的存储器件，其特征在于，在所述第一方向上，所述全局位线译码器区块的长度、所述第一局部位线子译码单元区块的长度以及所述第二局部位线子译码单元区块的长度均小于或者等于所述俯视投影区域的长度；且在所述第二方向上，所述全局位线译码器区块的宽度、所述第一局部位线子译码单元区块的宽度以及所述第二局部位线子译码单元区块的宽度之和小于或者等于所述俯视投影区域的宽度。4.根据权利要求3所述的存储器件，其特征在于，所述逻辑控制电路还包括：字线译码电路，所述字线译码电路包括第一字线子译码器，所述第一字线子译码器与所述字线电性连接，所述第一字线子译码器所形成的第一字线子译码器区块位于所述俯视投影区域内，且在所述第二方向上，所述第一字线子译码器区块位于所述全局位线译码器区块与所述第二局部位线子译码单元区块之间。5.根据权利要求4所述的存储器件，其特征在于，所述第一字线子译码器包括：第一字线译码单元，与所述字线中的一部分电性连接；第二字线译码单元，与所述字线中的另一部分电性连接；其中，在所述第一方向上，所述第一字线译码单元所形成的第一字线译码单元区块的投影与所述第二字线译码单元所形成的第二字线译码单元区块的投影至少部分重叠；且在所述第二方向上，所述第一字线译码单元区块的投影与所述第二字线译码单元区块的投影互不重叠。
6.根据权利要求5所述的存储器件，其特征在于，所述逻辑控制电路还包括：感应放大电路，与所述全局位线译码器电性连接，所述感应放大电路所形成的感应放大电路区块位于所述俯视投影区域内；在所述第一方向上，所述感应放大电路区块位于所述第一字线译码单元区块与所述第二字线译码单元区块之间；且在所述第二方向上，所述感应放大电路区块位于所述全局位线译码器区块与所述第二局部位线子译码单元区块之间。7.根据权利要求6所述的存储器件，其特征在于，所述感应放大电路包括：第一组感应放大器，与所述全局位线译码器电性连接，所述第一组感应放大器包括沿所述第一方向依次排列的多个感应放大器；和第二组感应放大器，与所述全局位线译码器电性连接，所述第二组感应放大器包括沿所述第一方向依次排列的多个感应放大器；其中，在所述第一方向上，所述第一组感应放大器所形成的第一组感应放大器区块的投影与所述第二组感应放大器所形成的第二组感应放大器区块的投影至少部分重叠；且在所述第二方向上，所述第一组感应放大器区块的投影、所述第二组感应放大器区块的投影互不重叠。8.根据权利要求7所述的存储器件，其特征在于，在所述第一方向上，所述第一字线译码单元区块、所述第一组感应放大器区块、所述第二组感应放大器区块以及所述第二字线译码单元区块依次排列；在所述第一方向上，所述第一组感应放大器区块至所述第一字线译码单元区块的距离小于所述第一组感应放大器区块至所述第二字线译码单元区块的距离，且所述第二组感应放大器区块至所述第一字线译码单元区块的距离大于所述第二组感应放大器区块至所述第二字线译码单元区块的距离。9.根据权利要求7所述的存储器件，其特征在于，在所述第一方向上，所述第一...

【专利技术属性】
技术研发人员：郑钟倍，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：