具有感测放大器的存储器阵列下工艺边缘垫制造技术

本申请涉及具有感测放大器的存储器阵列下工艺边缘垫。具有经分割存取线的边缘存储器阵列垫及形成于所述边缘存储器阵列垫下的一组感测放大器可在将存取线分段半部分离的区中。所述一组感测放大器中的感测放大器耦合到半部存取线对的第一子集的相对端。所述边缘存储器阵列垫进一步包含存取线连接器，其被配置成跨越由所述一组感测放大器占用的所述区连接所述半部存取线对的第二子集，以形成延伸到耦合在所述边缘存储器阵列垫与内存储器阵列垫之间的一组感测放大器的经组合或经延伸存取线。取线。取线。

【技术实现步骤摘要】
具有感测放大器的存储器阵列下工艺边缘垫


[0001]本申请的实施例涉及存储器阵列实施方案，特定来说，涉及具有感测放大器的存储器阵列下工艺边缘垫。

技术介绍

[0002]动态随机存取存储器(DRAM)装置阵列的当前实施方案实施存储器单元的偶数及奇数行分段交错的行分段区段。感测放大器连接到依序行分段，且在读取另一行分段时，将两个行分段中的一个用作参考。结果，在阵列的边缘处，行分段区段包含边界行分段。这些边界分段与其它行分段区段交错，但其它行分段区段不连接到允许其用于存储数据的电路。因此，在这些边界行分段区段中，仅区段中的存储器单元的一半用于存储数据。因为仅使用存储器单元的一半，所以阵列的边缘周围的相当大的区域被未使用存储器单元耗用。

技术实现思路

[0003]根据本专利技术的实施例，提供一种设备，其包括：第一存储器阵列垫，其包括在第一方向上形成且耦合到第一计数的存储器单元行的存取线分段；第二存储器阵列垫，其邻近于所述第一存储器阵列垫的边缘形成；第一感测放大器，其形成于所述第一存储器阵列垫与所述第二存储器阵列垫之间的区域下，其中所述第一感测放大器耦合到所述第一存储器阵列垫的所述存取线分段及经组合存取线分段；及第二感测放大器，其形成于相应空间下且耦合到第一对存取线分段中的每一个。所述第二存储器阵列垫可包括：第一对存取线分段，其在所述第一方向上形成，其中所述第一对存取线分段通过相应空间彼此分离，其中所述第一对存取线分段中的每一个耦合到第二计数的存储器单元行；及第二对存取线分段，其在所述第一方向上形成且邻近所述第一对存取线分段，其中所述第二对存取线分段经由存取线连接器跨越所述相应空间连接以形成经组合存取线分段，其中所述第二对存取线分段中的每一个耦合到所述第二计数的存储器单元行。
[0004]根据本专利技术的实施例，提供一种设备，其包括边缘存储器阵列垫。所述边缘存储器阵列垫包括：第一区段，其包括在第一方向上形成的第一多个交错存取线分段，其中所述第一多个交错存取线分段中的每一个耦合到一定计数的存储器单元行；第二区段，其在所述第一方向上与所述第一区段的邻近边缘分离一定空间，且包括在所述第一方向上延伸的第二多个交错存取线分段，其中所述第二多个交错存取线分段中的每一个耦合到所述计数的存储器单元行；及感测放大器组，其包括在所述边缘存储器阵列垫上方或下形成于所述第一区段的所述邻近边缘与所述第二区段之间的所述空间中的多个感测放大器，其中所述多个感测放大器耦合到所述第一多个交错存取线分段的第一子集及所述第二多个交错存取线分段的第一子集；及多个存取线连接器，其被配置成跨越所述空间延伸以将所述第一多个交错存取线分段的第二子集耦合到所述第二多个交错存取线分段的第二子集，以形成多个经延伸线分段。
[0005]根据本专利技术的实施例，提供一种方法，其包括：通过以下操作形成存储器阵列的边
缘存储器阵列垫：形成多个存取线分段对，其中所述多个存取线分段对中的每一个在共同区处分离；在所述边缘存储器阵列垫下形成垂直于所述多个存取线分段对沿着所述共同区延伸的一组感测放大器，其中相应感测放大器耦合到所述多个存取线分段对中的奇数对；形成多个存取线连接器，所述多个存取线连接器被配置成在与所述多个存取线分段对相同的层级处跨越所述共同区延伸，其中所述多个存取线对中的每一个被配置成跨越所述共同区将所述多个存取线分段对中的相应偶数对电耦合在一起，以形成相应经组合存取线。
附图说明
[0006]图1说明了根据本专利技术的实施例的半导体装置的示意性框图。
[0007]图2说明了根据本专利技术的实施例的存储器阵列的一部分的示意性框图。
[0008]图3说明了根据本专利技术的实施例的边缘存储器阵列垫的一部分的示意图的透视图。
[0009]图4说明了根据本专利技术的实施例的存储器阵列的一部分的简化示意性框图。
[0010]图5说明了根据本专利技术的实施例的存储器阵列的一部分的示意图的透视图。
[0011]图6为根据本专利技术的实施例的感测放大器的电路图。
[0012]图7为根据本专利技术的实施例的阈值电压补偿(VtC)感测放大器的电路图。
具体实施方式
[0013]下文阐述某些细节以提供对本专利技术的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本专利技术的实施例。此外，本文中描述的本专利技术的特定实施例借助于实例而提供，且不应用以将本专利技术的范围限于这些特定实施例。
[0014]本专利技术描述存储器阵列实施方案，其中具有阵列下互补金属氧化物半导体(CMOS)电路的经堆叠或三维(3D)存储器垫中的边缘存储器阵列垫的所有存储器单元可被配置成用于存储及存取数据。在此配置中，边缘存储器阵列垫可包含被分为两半的数字线(例如，存取线、位线、数据输入/输出(I/O)线等)，及在数字线被分割的区中形成于边缘存储器阵列垫下方的一组感测放大器。所述一组感测放大器中的感测放大器耦合到半部数字线对的第一子集的对置端(例如，由半部数字线对的第一子集的个别半部形成的互补数字线)。边缘存储器阵列垫进一步包含数字线(DL)连接器以跨越由所述一组感测放大器占用的区重新连接半部数字线对的第二子集，以形成延伸到耦合在边缘存储器阵列垫与内存储器阵列垫之间的一组感测放大器的经组合或经延伸数字线(例如，由经组合或经延伸数字线及内存储器阵列垫的数字线形成的互补数字线)。在另一实例中，仅耦合到边缘存储器阵列垫下方的所述一组感测放大器的数字线的一半在制造期间被分割，其中另一半跨越边缘存储器阵列垫连续地形成(例如，稍后不必添加连接器以连接两个半部)。
[0015]在制造期间，数字线可形成于具有交错布置的存储器阵列垫中，使得偶数数字线被配置成在第一端处耦合到第一组感测放大器，且奇数数字线被配置成在与第一端相对的第二端处耦合到第二组感测放大器。为了执行感测操作，感测放大器耦合到两个互补数字线，其方式为使得耦合到两个互补数字线中的一个的存储器单元的数据状态使得感测放大器将一个数字线驱动到第一逻辑值，且将另一数字线驱动到与第一逻辑值相对的第二逻辑值。因此，第一组感测放大器可耦合到第一邻近存储器阵列垫的相应第二数字线集合，且第
二组感测放大器可耦合到第二邻近存储器阵列垫的相应第二数字线集合。对于形成存储器阵列的外边缘的边缘存储器阵列垫，一个交错数字线集合可耦合到形成于边缘存储器阵列垫与内存储器阵列垫之间的第一(内)端附近的第一组感测放大器。然而，因为感测放大器可耦合在两个互补数字线或负载之间以执行感测操作，所以边缘存储器阵列垫的第二数字线集合可能不能够支持耦合到存储器阵列的边缘附近的第二(外)端的感测放大器，这是由于不存在互补数字线集合以支持感测放大器的操作。
[0016]因此，为了避免数字线(及对应存储器单元)的一半未使用的边缘存储器阵列垫，边缘存储器阵列垫的数字线的第一子集可被分割(例如，或划分)成两个部分以形成互补对，其中每一端耦合到形成于一区中的一组感测放大器中的相应感测放大器，所述区在邻近数字线的第一子集被分割的空间或区的边缘存储器阵列垫下。边本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：第一存储器阵列垫，其包括在第一方向上形成且耦合到第一计数的存储器单元行的存取线分段；第二存储器阵列垫，其邻近于所述第一存储器阵列垫的边缘形成，所述第二存储器阵列垫包括：第一对存取线分段，其在所述第一方向上形成，其中所述第一对存取线分段通过相应空间彼此分离，其中所述第一对存取线分段中的每一个耦合到第二计数的存储器单元行；第二对存取线分段，其在所述第一方向上形成且邻近所述第一对存取线分段，其中所述第二对存取线分段经由存取线连接器跨越所述相应空间连接以形成经组合存取线分段，其中所述第二对存取线分段中的每一个耦合到所述第二计数的存储器单元行；及第一感测放大器，其形成于所述第一存储器阵列垫与所述第二存储器阵列垫之间的区域下，其中所述第一感测放大器耦合到所述第一存储器阵列垫的所述存取线分段及所述经组合存取线分段；及第二感测放大器，其形成于所述相应空间下且耦合到所述第一对存取线分段中的每一个。2.根据权利要求1所述的设备，其中使用经堆叠架构形成第一边缘存储器阵列垫及第二边缘存储器阵列垫。3.根据权利要求1所述的设备，其中所述第一边缘存储器阵列垫及所述第二边缘存储器阵列垫各自包含使用一个晶体管、一个电容器架构形成的相应存储器单元。4.根据权利要求1所述的设备，其中所述第一边缘存储器阵列垫及所述第二边缘存储器阵列垫各自包含使用两个晶体管、两个电容器架构形成的相应存储器单元。5.根据权利要求1所述的设备，其中使用与所述第一对存取线分段及所述第二对存取线分段共同的金属层形成所述存取线连接器。6.根据权利要求1所述的设备，其中存储器单元行的所述第一计数大于存储器单元行的所述第二计数。7.根据权利要求1所述的设备，其中所述第一感测放大器示意性地类似于所述第二感测放大器。8.根据权利要求1所述的设备，其中所述第一感测放大器示意性地不同于所述第二感测放大器。9.根据权利要求1所述的设备，其中所述第一感测放大器包含阈值电压补偿电路。10.根据权利要求1所述的设备，其中使用互补金属氧化物半导体CMOS阵列下工艺形成所述第一感测放大器及所述第二感测放大器。11.一种设备，其包括：边缘存储器阵列垫，其包括：第一区段，其包括在第一方向上形成的第一多个交错存取线分段，其中所述第一多个交错存取线分段中的每一个耦合到一定计数的存储器单元行；第二区段，其在所述第一方向上与所述第一区段的邻近边缘分离一定空间，且包括在所述第一方向上延伸的第二多个交错存取线分段，其中所述第...

【专利技术属性】
技术研发人员：何源，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：