存储器制造技术

本发明专利技术实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明专利技术实施例改善了存储器的检错纠错能力。实施例改善了存储器的检错纠错能力。实施例改善了存储器的检错纠错能力。

【技术实现步骤摘要】
存储器


[0001]本专利技术实施例涉及半导体
，特别涉及一种存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算 机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常 包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电 容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读 取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行 存储。
[0003]对于DRAM来说，在数据存储的过程中数据常常会出现错误，因此需要ECC (Error Checking and Correcting，错误检测和纠正)技术来保证数据存储的正确 性，通常是利用在一定长度的有效数据位的基础上增加校验位来检测和纠正出 错的数据。
[0004]然而，目前的ECC技术仍存在不足。

技术实现思路

[0005]本专利技术实施例解决的技术问题为提供一种存储器，解决存储器检错纠错能 力不足的问题。
[0006]为解决上述问题，本专利技术实施例提供一种存储器，包括：存储块，所述存 储块包括U存储子块和V存储子块，第一检错纠错单元，与所述U存储子块、 所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据 进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连 接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。
[0007]另外，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入 位数相同。
[0008]另外，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的 内部检错算法相同。
[0009]另外，所述U存储子块的存储容量与所述V存储子块的存储容量相同。
[0010]另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然 数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编 号为偶数的块数据总线E连接所述第二检错纠错单元。
[0011]另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然 数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编 号为偶数的块数据总线E连接所述第一检错纠错单元。
[0012]另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然 数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编 号为偶数的块数据总线E连接所述第二检错纠错单元。
[0013]另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然 数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编 号为偶数的块数据总线E连接所述第一检错纠错单元。
[0014]另外，所述V存储子块和所述U存储子块均包括本地转换电路和偶数条本 地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述 本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据 总线E通过所述本地转换电路连接所述块数据总线E。
[0015]另外，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所 述灵敏放大器与所述存储器中的位线一一对应设置。
[0016]另外，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通 开关分别进入所述本地数据总线O和所述本地数据总线E。
[0017]另外，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N) 条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述 本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1 条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线 E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组 被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总 线E。
[0018]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0019]本专利技术实施例提供一种结构性能优越的存储器，包括第一检错纠错单元以 及第二检错纠错单元，第一检错纠错单元与U存储子块以及V存储子块均连接， 用于对U存储子块和V存储子块的输出数据进行检错纠错，第二检错纠错单元 与U存储子块以及V存储子块均连接，用于对U存储子块和V存储子块的输出 数据进行检错纠错。由于U存储子块的输出数据部分输入至第一检错纠错单元 进行检错纠错，其余输出数据输入至第二检错纠错单元进行检错纠错，使得U 存储子块的输出数据中同时出现一个以上错误时，不同的错误能够被第一检错 纠错单元或者第二检错纠错单元进行纠正，从而使得存储器能够对一个以上的 错误进行纠正，提高存储器的检错纠错能力。同样的，V存储子块的输出数据 中同时出现一个以上错误时，不同的错误能够被第一检错纠错单元或者第二检 错纠错单元进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高 存储器的检错纠错能力。
[0020]另外，相邻两条位线上的输出数据经灵敏放大器和选通开关分别进入本地 数据总线O和本地数据总线E，使得物理上相邻的本地数据总线对应的数据分 别进入第一检错纠错单元和第二检错纠错单元，因此处理相邻位置的位线对应 的数据同时出错时，该错误也能够被纠正，进一步提高存储器的检错纠错能力。
[0021]另外，所述U存储子块的输出数据包括高比特位数据和低比特位数据；所 述V存储子块的输出数据包括高比特位数据和低比特位数据。如此，在单次访 问存储器时，仅访问U存储子块中的部分存储阵列以及V存储子块中的部分存 储阵列，有利于降低存储器的功耗。
附图说明
[0022]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示 例性
说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示 为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0023]图1为一种存储器的版图俯视结构示意图；
[0024]图2为一种存储器的结构示意图；
[0025]图3为本专利技术一实施例提供的存储器的一种结构示意图；
[0026]图4为图3中存储器的局部区域的信号线连接示意图；
[0027]图5为本专利技术一实施例提供的存储器的另一种结构示意图；
[0028]图6为本专利技术一实施例提供的存储器的又一种结构示意图；
[0029]图7为本专利技术一实施例提供的存储器的再一种结构示意图；
[0030]图8为本专利技术另一实施例提供的存储器的一种结构示意图；
[0031]图9为本专利技术另一实施例提供的存储器的另一种结构示意图。
具体实施方式
[0032]由
技术介绍
可知，现有技术的ECC技术仍存在不足。
[0033]分析发现，如果数据中有一位错误，ECC校验技术不但本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。2.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。3.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。4.如权利要求1所述的存储器，其特征在于，所述U存储子块的存储容量与所述V存储子块的存储容量相同。5.如权利要求1所述的存储器，其特征在于，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。6.如权利要求1所述的存储器，其特征在于，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。7.如权利要求1所述的存储器，其特征在于，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。8.如权利要求1所述的存储器，其特征在于，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，...

【专利技术属性】
技术研发人员：尚为兵，李红文，张良，冀康灵，池性洙，吴道训，汪瑛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：