磁阻随机存取存储器器件结构以及用于制造该结构的方法技术

提供了磁电子存储器元件结构和用于制造该结构的方法，其使用阻挡层作为材料移除停止层。该方法包括形成数位线（２６），其至少部分地安置在介电层（２４）中。介电材料层位于互连叠层上面。淀积传导阻挡层（４０、４２），其具有第一部分（４０）和第二部分（４２）。第一部分位于数位线上面，而第二部分安置在空隙空间中并且与互连叠层电气连通。在第一部分上形成存储器元件层（４６），并且在存储器元件层上面淀积电极层（４８）。然后构图和刻蚀电极层和存储器元件层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及磁电子器件，并且更具体地，涉及磁阻随机存取存储器器件的结构，以及用于制造磁阻随机存取存储器器件的结构的方法，其提供了存储器元件和数位线之间的增强的均匀间隔。
技术介绍
磁电子器件、自旋电子器件和电子自旋器件是关于使用主要由电子自旋引起的效应的器件的同义词。在许多信息器件中使用了磁电子效应，并且其提供了非易失的、可靠的、抗辐射的和高密度的数据存储和恢复。磁阻随机存取存储器(MRAM)器件是公知的磁电子信息器件。MRAM器件的架构由存储器单元阵列组成。每个存储器单元包括存储器元件(例如，巨磁阻(GMR)元件或者磁隧道结(MTJ)元件)，其通过互连叠层与晶体管电气连通。通过由电流承载导线产生的磁场对存储器元件编程。典型地，两个电流承载导线，“数位线”和“比特线”，配置在交叉点矩阵中，以提供用于对存储器元件编程的磁场。由于数位线通常是在存储器元件下面形成的，由此存储器元件可以磁耦合到数位线，因此使用标准的CMOS处理，形成了典型地将存储器元件耦合到晶体管的互连叠层，其偏离存储器元件。互连叠层是利用许多个过孔和金属化层形成的。将互连叠层电气耦合到存储器元件的过孔常常被称为MVia。现今用于在MRAM器件中形成MVia的方法常常产生不需要的结果和挑战。例如，MVia常常通过数位线接合焊盘通过互连叠层连接到晶体管，该接合焊盘典型地与数位线同时形成。然而，数位线接合焊盘与数位线同时形成常常导致在数位线接合焊盘上淀积了用于产生数位线的包覆材料。数位线接合焊盘中的包覆材料可能使数位线接合焊盘向存储器元件施加不需要的磁效应。此外，在MVia之前形成数位线的工艺中，数位线典型地由盖帽层盖帽，该盖帽层用于保护数位线的金属，其通常是铜，防止其自数位线向外扩散，并且抵御随后的处理步骤。这样，MVia的形成可以包括，将阻挡层和铜均厚淀积到介电材料层中形成的过孔空隙空间中，其中数位线形成在该介电材料层中。阻挡层使针对介电材料层的铜扩散最小。在将阻挡层和铜淀积到过孔空隙空间中之后，典型地通过诸如化学机械研磨、电化学机械研磨等工艺，移除在过孔空隙空间外部和盖帽层上面淀积的任何多余的阻挡层和铜。然而，该移除工艺通常导致剩余的盖帽层的粗糙和不均匀的厚度。由于数位线同随后在盖帽层上面形成的存储器元件之间的距离常常被设计为是相对薄的，约为5～1000埃，并且是均匀的，因此这两种现象对随后形成的存储器元件的形成和/或操作均有不利的影响。而且，在将铜淀积到过孔空隙空间中以形成MVia时，铜盖帽层典型地淀积在铜过孔上面，并且因此淀积在数位线上面，以使来自过孔的铜扩散最小。然而，该盖帽层可能增加数位线和上面的存储器元件之间的距离。这样，需要使相对大量的电流流过数位线，以对存储器元件编程。因此，理想的是，提供一种磁电子存储器元件结构，和一种用于制造该结构的方法，其导致了数位线和上面的存储器元件之间的均匀的材料厚度。此外，理想的是，提供一种磁电子存储器元件结构，和一种用于制造该结构的方法，其导致了平滑的表面，在该表面上可以淀积存储器元件。而且，通过随后的对本专利技术的详细描述，结合附图和专利技术背景，本专利技术的其他理想特征和特性将是显而易见的。附图说明下面将结合附图描述本专利技术，在附图中相似的数字表示相似的元件，并且图1～6以截面的形式示意性地说明了根据本专利技术的示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图7～9以截面的形式示意性地说明了根据本专利技术的另一示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图10～11以截面的形式示意性地说明了根据本专利技术的另一示例性实施例的用于制造MRAM器件的存储器单元结构的方法；图12是根据本专利技术的示例性实施例的半导体结构的截面视图；图13是根据本专利技术的示例性实施例的金属-绝缘体-金属结构的截面视图；图14是根据本专利技术的另一示例性实施例的金属-绝缘体-金属结构的截面视图；并且图15是根据本专利技术的另一示例性实施例的金属-绝缘体-金属结构的截面视图。具体实施例方式下面的本专利技术的详细描述在本质上仅是示例性的，并非限制本专利技术或者本专利技术的应用和使用。而且，前面的专利技术背景或者下面的本专利技术的详细描述中给出的任何理论，不具有约束的目的。现在转到附图，图1～6说明了根据本专利技术的一个示例性实施例的用于制造MRAM器件结构的方法，该方法利用阻挡层作为平面化停止层。图1是部分制造的MRAM器件阵列的存储器单元10的截面视图。为了便于讨论，仅说明了MRAM器件的一个存储器单元10。然而，应当理解，MRAM器件可由多个存储器单元10构造。根据公知的标准CMOS工艺，过孔16和金属化层18的互连叠层被形成为基板(未示出)上面的线和叠层的形式，并且典型地在一个或多个介电材料14中形成，以提供关于包括存储器单元10的存储器器件阵列的互连。如此处使用的，术语“层”意味着一个层或者多个子层的组合。互连叠层12的形成方法为，执行介电材料的分层、掩蔽和刻蚀，并且以公知的方式淀积所有金属。互连叠层12的最末的部分，此处确认为“底部”过孔20，或者“BVia”，由过孔盖帽，该过孔在此处被确认为“存储器”过孔或MVia，其电气连接到存储器单元，如下文更加详细讨论的。存储单元10可以进一步包括第一盖帽层22，其淀积在BVia 20上面，用于使来自过孔的金属(优选地是铜)的扩散最小。第一介电材料层24可以安置在第一盖帽层22和/或介电材料14和BVia 20上面。第一介电材料层24可以包括任何适当的介电材料，例如，硅酸四乙酯源二氧化硅(TEOS)、氯化硅酸四乙酯源二氧化硅(FTEOS)、等离子体增强氮化物(PEN)、氟化玻璃、旋涂玻璃、氢倍半硅氧烷、甲基倍半硅氧烷、氮化硅、二氧化硅等。然后可使用任何适当的公知工艺形成数位线26，诸如嵌入工艺、减成工艺、或者任何其他的适当的工艺，以便于至少部分地将其安置在第一介电材料层24中。数位线26被制造为垂直图1的平面延伸，并且典型地由任何适当的电传导材料形成，其在此处被称为第一传导材料28，诸如铝(Al)、铝合金、铜(Cu)和铜合金。优选地，第一传导材料28包括铜。在本专利技术的一个实施例中，可以在淀积第一传导材料28之前淀积材料的包覆和/或阻挡层30。包覆层用于将向数位线26施加电流时生成的磁通量集中。阻挡层用于改善第一传导材料28的粘附性，并且用作阻挡第一传导材料28和包覆层材料的扩散的阻挡物。阻挡层可以包括钽(Ta)、氮化钽(TaN)或者任何其他的适当材料。包覆材料可以包括镍-铁合金或者具有高磁导率的其他的相似材料。在形成数位线26之后，可以使用任何适当的传统淀积工艺，在数位线26和第一介电材料层24上面淀积第二盖帽层32。第二盖帽层可以包括任何适当的材料，其可以用作阻挡数位线26的金属扩散的阻挡物，并且保护材料抵御随后的处理。该材料的示例包括等离子体增强氮化物(PEN)、氮化硅(Si3N4)、氮化铝(AlN)、氧氮化硅(SiOXNY)或者任何其他的适当材料。可选地，在第二盖帽层32上面淀积第二介电材料层34。第二介电材料层34可由上文所述的用于形成第一介电材料层24的任何材料形成。盖帽层32，以及可选地，第二介电材料层34，可以具有适用于保护数位线26中的材料并且使其扩散最小的任何厚度。本文档来自技高网...

【技术保护点】
一种用于制造磁电子存储器元件结构的方法，该方法包括：制造互连叠层，其与至少一个晶体管电气连通；形成数位线，其至少部分地安置在第一介电材料层中，所述第一介电材料层位于所述互连叠层上面；刻蚀所述第一介电材料层中的空隙空间 ，以暴露所述互连叠层；淀积传导阻挡层，其具有第一部分和第二部分，所述传导阻挡层的所述第一部分位于所述数位线上面，并且所述传导阻挡层的所述第二部分安置在所述空隙空间中并且与所述互连叠层电气连通；在所述传导阻挡层的所述第一部分上 面形成磁存储器元件层；在所述磁存储器元件层上面淀积电极层；构图和刻蚀所述电极层，以在所述数位线上面形成电极；以及构图和刻蚀所述磁存储器元件层。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：米切尔T利恩，马克A迪尔拉姆，托马斯V迈克斯纳，洛伦J怀斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]