光电二极管组件及半导体装置制造方法及图纸

本实用新型专利技术提供的光电二极管组件包括一位于一基底的一井区、一位于井区的浮置节点、及一位于与浮置节点的侧边上方的一浅沟槽隔离区域。一无边界接触点缓冲层，至少位于浮置节点上；以及一内层介电层，位于无边界接触点缓冲层上。一无边界接触点经由内层介电层及无边界接触点缓冲层而延伸至浮置节点。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种光电二极管组件，特别是有关于一种CMOS影像感测组件。
技术介绍
光学传感器是一接收来自目标物所产生或反射的光线的装置，用以产生数字影像数据。光学传感器的制造亦可合并入传统CMOS的制造技术中，此种影像传感器通常被称为CMOS影像传感器(CMOS image sensor，CIS)。一般来说，CMOS影像传感器包括一光线感测区及一周边电路区，光线感测区用以将自目标接收的光能转换为电讯号(例如是电流)，周边电路区用以处理及传送电讯号至另一组件来进行其它处理。光电二极管是形成在光感测区内，晶体管或者其它组件则可形成在周边电路区内，因此而构成一半导体结构。在半导体结构上则形成具有绝缘层与金属线的内联机以与光电二极管、晶体管、及其它组件互相连接。然而，内联机结构的设计主要是依据想要的电性及组件可靠度决定，而不是依据光学特性。因此，光穿透率(opticalt ransmittance)会因为在半导体结构及内联机结构间界面的光学反射而被降低。举例来说，硅化物层通常被用来改善内联机组件的电耦合。然而，硅化物层光学上不透光。因此，一般可在光电二极管上形成浅沟槽隔离组件，以便光电二极管在硅化程序期间可以被有效地遮蔽。然而，自反射系数相对较低的二氧化硅层突然转变至反射系数相对较高的硅层时，会导致光能的高反射情况。为了降低半导体组件的尺寸，业界越来越偏向于使用无边界接触点(参考Tsai等人揭露的美国专利第6,444,566号，通常使用此方法或者合并此方法的其它方法)。无边界接触点需要一缓冲层介于浅沟槽隔离与上方的二氧化硅层之间，其材料一般包含氮化硅层或氮氧化硅层。无边界接触点缓冲层亦会导致光学问题，这是因为形成在光电二极管上的材料的反射系数变异所导致的破坏性干涉所造成。也就是说，形成有光电二极管的硅基底具有相对较高的反射系数，而形成在光电二极管上的浅沟槽隔离组件具有相对较低的反射系数，形成在浅沟槽隔离组件上的氮氧化硅缓冲层具有一中等的反射系数，以及形成在缓冲层上的二氧化硅层具有一相对较低的反射系数。如此一来，操作光电二极管的照射光线所经历的反射系数的变异，会引起光学讯号的破坏性干涉，尤其是当讯号的波长接近浅沟槽隔离组件的厚度时更容易发生。
技术实现思路
有鉴于此，本技术的目的在于提供一种在可解决上述的问题的光电二极管组件。为了解决上述揭露的公知技艺的缺陷，本技术提供一种具有一具有降低光学干涉的光电二极管的半导体装置。在一实施例中，此装置包含一位于基底的第一及第二相邻的井区，及一位于部分第一井区上的晶体管栅极装置。一浮置节点，位于第二井区；及一浅沟槽隔离区，位于浮置节点侧边上方。一无边界接触缓冲层，至少位于浮置极及晶体管栅极结构上；及一介电层，位于无边界接触缓冲层上。一第一无边界接触点，经由介电层及无边界接触缓冲层延伸至浮置节点。一第二无边界接触点，经由介电层及无边界接触缓冲层延伸至晶体管栅极结构。一位于介电层上的内联机，其与第一及第二无边界接触点耦接。本技术另外再提供一种具有一具有降低光学干涉的光电二极管的半导体装置。在一实施例中，此装置包含一位于基底的第一及第二相邻的井区，及一位于部分第一井区上的晶体管栅极装置。一浮置节点，位于第二井区；及一浅沟槽隔离区，位于浮置节点侧边上方。一无边界接触缓冲层，至少位于浮置极及晶体管栅极结构上；及一介电层，位于无边界接触缓冲层上。一第一无边界接触点，经由介电层及无边界接触缓冲层延伸至浮置节点。一第二无边界接触点，经由介电层及无边界接触缓冲层延伸至晶体管栅极结构。一位于介电层上的内联机，其与第一及第二无边界接触点耦接。附图说明图1是显示本技术的一制造阶段中的半导体装置的切面图的一实施例。图2是显示图1所示的装置的后续制造阶段的切面图。图3是显示图2所示的装置的后续制造阶段的切面图。图4是显示图3所示的装置的平面图。符号说明100～半导体装置； 110～基底；120、125～井区； 130～浅沟槽隔离组件；140、145～栅极结构； 141、146～栅极氧化层；142、147～栅极； 150～掺杂区；155、156～间隙壁； 160、164～硅化层；210～光阻层； 215～侧壁；220～浅沟槽隔离区；225～侧壁； 230～浮置节点；310～无边界接触缓冲层；320～绝缘层； 340、345～无边界接触点；350～内联机； 410～有源区具体实施方式为使本技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下下面提供数个不同的实施例或举例来实现本技术的特征，以利于了解本技术。以下在特定举例中描述组成及排列以简化本技术所揭露的内容，特定举例的内容仅仅用于作为范例，并非用以限定本技术。此外，在不同的举例中，相同的组件将会具有相同参考编号及字母，以使描述简单明了且不需再重复地描述不同的实施例及构造间的关系。然而，在后续的描述中，形成第一组件-无边界接触缓冲层形成在第二组件-无边界接触点上，他们可能是直接物理性地接触，亦有可能相隔有其它组件而非直接物理性地接触。请参考图1，图1是显示本技术的一制造阶段中的半导体装置100的切面图。半导体装置100包括一具有井区120的基底110，井区120可以是形成在基底110的数个井区中的一个。在实施例中，井区120包含一第一型掺杂，而相邻的井区125包含一第二型掺杂，例如是CMOS的掺杂组合。井区120可以是n掺杂，例如是磷或其它n型杂质，或者是p掺杂，例如是硼或其它p型杂质；此外，亦可使用其它MOS组件，例如是PMOS组件或者NMOS组件。一浅沟槽隔离组件130至少会形成在井区120，并延伸至邻近的部分井区125内。浅沟槽隔离组件130可以是传统的材质与结构。举例来说，浅沟槽隔离组件130可以藉由非等向性蚀刻等方法在基底110形成一开口来制造，依序对沟槽内侧表面进行热氧化处理，然后利用化学气相沉积(chemicalvapor depostion，CVD)步骤对沟槽内填入氧化层。接着，在进行化学机械研磨(chemical mechanica1 polishing，CMP)或电浆回蚀刻等平坦化程序之后，即完成浅沟槽隔离组件130。当然，在本技术中，亦可利用额外的其它程序来形成浅沟槽隔离组件130。并且，亦可在井区120内形成除了浅沟槽隔离组件之外的其它绝缘结构。接着，在基底110上形成栅极结构140、145，栅极结构140、145可以是公知的材质或利用公知的制造方法所形成的。举例来说，栅极140、145可利用沉积栅极氧化层与栅极层并图案化上述各层，以形成栅极氧化层141、146与栅极142、147。栅极142、147包括掺杂多晶硅或其它导电材料。之后，可以利用公知或未来发展的制程来形成例如是掺杂区150等掺杂区域，其中包括以栅极147为罩幕来进行离子植入的步骤。掺杂区150等掺杂区域例如是源汲极区。然后，沉积一绝缘层，并进行蚀刻步骤以形成间隙壁155、156。接着，以公知或未来发展的硅化程序对基底110进行硅化程序。例如，在栅极142上形成一硅化层160，在栅极147上形成一硅化层162，而另一硅化层164形成在掺杂本文档来自技高网...

【技术保护点】
一种光电二极管组件，其特征在于，包括：　　　　一井区，位于一基底内；　　　　一浮置节点，位于该井区；　　　　一浅沟槽隔离区，位于该浮置节点侧边的上方；　　　　一无边界接触点缓冲层，至少位于该浮置节点上；　　　　一介电层，位于该无边界接触点缓冲层上；及　　　　一无边界接触点，经由该介电层及该无边界接触点缓冲层以延伸至该浮置节点。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：杨敦年，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]