半导体元件及其制作方法技术

一种半导体元件及其制作方法，包括：提供上方具有堆叠层的衬底，其中该堆叠层与该衬底具有沟槽，而该沟槽的底部低于该衬底的表面；进行外延工艺，以在该沟槽的侧壁与底部形成外延层；在该外延层表面顺应性地沉积氧化层；以及除去部分位于该沟槽的底部的氧化层和外延层以露出部分衬底。本发明专利技术能够解决源／漏极离子注入不均的问题。

【技术实现步骤摘要】

本专利技术涉及一种，且特别涉及一种存储器元件 及其制作方法。
技术介绍
动态随t几存取存储器(dynamic random access memory, 以下简称为 DRAM)通过存储单兀(memory cell)内电容器的充电(charging)状态来 储存数据。随着DRAM体积的縮小，存储器中存储单元的面积必须不断减少， 使集成电路中能容纳大量存储单元单元，从而提高DRAM的密度。然而，为 储存足够的电荷，存储单元电容的电极板部分必须具有足够的表面积。因此， 借助沟槽电容，在衬底内制作沟槽电容储存区，以縮减存储单元所占用的面 积。目前半导体业界广泛使用垂直晶体管(vertical transistor)结构，其优点在于可以将栅极的长度维持在一个可得到低漏电流的适当值，不但不会减小 位线电压，也不会增加存储单元的横向面积。并且，以直接设置于垂直晶体 管下方的深沟槽电容(deep trench capacitor)配合上述垂直晶体管，可更进 一步降低占用存储单元的面积。在上述垂直式存储装置技术中，储存电容设置于深沟槽的下半部，而存 取场效晶体管则设置于深沟槽的上半部。另外，厚介电层设置于电容与晶体 管之间作为电性绝缘层，其称作沟槽顶端氧化硅层(trench top oxide， TTO)。当元件尺寸不断縮小时(例如运用沟道长度小于50nm以下的工艺时)， 由于沟槽开口太小， 一般借助离子注入形成源/漏极的工艺会产生注入不均的 问题，所以业界亟需一种可以解决上述问题的方法。
技术实现思路
为了解决上述问题，本专利技术提供一种半导体元件的制作方法，包括以下步骤提供上方具有堆叠层的衬底，其中该堆叠层与该衬底具有沟槽，而该 沟槽的底部低于该衬底的表面；进行外延工艺，以在该沟槽的侧壁与底部形 成外延层；在该外延层的表面顺应性地沉积氧化层；以及除去部分位于该沟 槽的底部的外延层以露出部分衬底。上述半导体元件的制作方法中，该外延工艺可包括气相外延法或液相外 延法。上述半导体元件的制作方法中，该外延工艺可为现场外延工艺。 上述半导体元件的制作方法中，该外延工艺可包括氢化物气相外延法、分子束外延法或有机金属化学气相沉积法。上述半导体元件的制作方法可在进行该外延工艺的步骤前包括去除该沟槽底部与侧壁的原生氧化物层。上述半导体元件的制作方法中，除去部分位于该沟槽底部的该氧化层和该外延层以露出部分该衬底的方法可包括干蚀刻法或湿蚀刻法。上述半导体元件的制作方法中，除去部分位于该沟槽底部的该氧化层和该外延层以露出部分该衬底的方法可为反应性离子蚀刻法。 上述半导体元件的制作方法中，该衬底可为p型硅衬底。 上述半导体元件的制作方法中，该堆叠层可为介电层。 上述半导体元件的制作方法中，该堆叠层可包括垫氧化物层与氮化物层。 上述半导体元件的制作方法中，位于该开口的侧壁的外延层可作为晶体管的源极/漏极区域。上述半导体元件的制作方法中，该氧化层可为四乙氧基硅烷(TEOS)或氧化硅。本专利技术还提供一种半导体元件，包括衬底，该衬底含有沟槽，该沟槽 具有底部和一对侧壁；外延层，位于该沟槽的侧壁；以及氧化层，位于该外 延层的表面。上述半导体元件中，该氧化层可为四乙氧基硅垸或氧化硅。 上述半导体元件中，该衬底可为p型硅衬底。本专利技术另外提供一种半导体元件，包括含有堆叠层和沟槽的半导体衬 底；位于该沟槽侧壁的外延层；以及位于该外延层表面的氧化层。 本专利技术能够解决源/漏极离子注入不均的问题。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举 出优选实施例，并配合附图进行如下详细说明。附图说明图1A至图1B是显示一比较例的动态随机存取存储器的工艺剖面图。 图2A 图2E是显示本专利技术一优选实施例的动态随机存取存储器的工艺 剖面图。其中，附图标记说明如下-100 半导体衬底；101 垫氧化硅层； 102 氮化硅层； 110~沟槽； 112 原生氧化物层；114、 114a 外延层； 120 氧化层。具体实施例方式比较例图1A至图1B是显示一比较例的动态随机存取存储器的工艺剖面图。请参阅图1A，首先，提供半导体衬底IOO，例如硅衬底，其具有由垫氧 化硅层101及氮化硅层102共同形成的掩模层定义出的沟槽110。通常，由于沟槽IIO暴露于空气中，因此会形成原生氧化物层112。请 参阅图1B，在进行后续工艺之前，通常会先除去原生氧化物层112，以利后 续栅极工艺等的进行。实施例以下，仅就本实施例的特征加以描述，其余公知的存储器单元制造方法 不在此赘述。图2A 图2E是显示本专利技术一优选实施例的动态随机存取存储器的工艺 剖面图。请参阅图2A，首先，提供半导体衬底IOO，例如p型硅衬底，其具有由垫氧化硅层101及氮化硅层102共同形成的掩模层定义出的沟槽110。其中， 可借助高温炉管进行加热氧化的方式，在半导体衬底100的表面形成垫氧化 硅层101;另外，氮化硅层102可以借助低压化学气相沉积法形成。通常，由于沟槽110暴露于空气中，因此会在沟槽110侧壁形成薄薄的 原生氧化物层112。请参阅图2B，接着除去原生氧化物层112。其中，除去原生氧化物层112 的方法包括干蚀刻法或湿蚀刻法、气相蚀刻法。接下来为本实施例的技术特征部分，请参阅图2C，除去原生氧化物层 112之后在沟槽IIO进行现场外延工艺(in-situ epitaxy)，也就是说除了在沟 槽110内形成一层外延层114外，同时还在外延层114中加入掺杂物。其中， 上述现场外延工艺可以利用气相外延法或液相外延法；而气相外延法中较常 用的是氢化物气相外延法、分子束外延法或有机金属化学气相沉积法。至于 上述外延法均为现有技术，在此也不再赘述。请参阅图2D，接着在氮化硅层102和外延层114的表面顺应性地沉积氧 化层120，该氧化层可例如是四乙氧基硅垸或是氧化硅，而沉积方式可利用 如化学气相沉积(CVD)方式进行。接着请参阅图2E，除去部分位于沟槽110底部的氧化层120和外延层 114以露出部分硅衬底，而除去的方法以干蚀刻法等各向异性蚀刻法为优选， 例如反应性离子蚀刻法等。部分残留于沟槽IIO侧壁的外延层114a作为晶体 管的源极/漏极区域，而源极区域与漏极区域间的半导体衬底100即为沟道区 域。后续工艺可依据现有技术以完成下凹式沟道(recess channel)晶体管。借助本专利技术的方法，可以解决现有技术中源/漏极注入不均的问题。虽然以上通过数个优选实施例公开了本专利技术，然而其并非用以限定本发 明，任何本领域技术人员在不脱离本专利技术的精神和范围内，应可作任意的改 动与修改，因此本专利技术的保护范围应以所附权利要求为准。权利要求1.一种半导体元件的制作方法，包括以下步骤提供上方具有堆叠层的衬底，其中该堆叠层与该衬底具有沟槽；进行外延工艺，以在该沟槽的侧壁与底部形成外延层；在该外延层的表面顺应性沉积氧化层；以及除去部分位于该沟槽底部的该氧化层和该外延层以露出部分该衬底。2. 如权利要求1所述的半导体元件的制作方法，其中该外延工艺为现场 外延工艺。3. 如权利要求1所述的半导体元件的制作方法，在进行该外延工艺的步 骤前包括去除该沟槽底部与侧壁的原生氧化物层。4. 如权利要求1所述的半导体元件的制作方法，其中除去部分位本文档来自技高网...

【技术保护点】
一种半导体元件的制作方法，包括以下步骤：　提供上方具有堆叠层的衬底，其中该堆叠层与该衬底具有沟槽；　进行外延工艺，以在该沟槽的侧壁与底部形成外延层；　在该外延层的表面顺应性沉积氧化层；以及　除去部分位于该沟槽底部的该氧化层和该外延层以露出部分该衬底。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴奇煌，杨建荣，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]