堆叠半导体封装及其制造方法技术

本发明专利技术提供一种堆叠半导体封装及其制造方法。该堆叠半导体封装包括半导体芯片模组，该半导体芯片模组包括至少两个半导体芯片，每个半导体芯片具有第一表面、与该第一表面相反的第二表面、以及电路部分。贯穿部分穿过半导体芯片的第一和第二表面。凹陷部形成于部分第二表面中在第二表面与贯穿部分相遇处。贯穿电极电连接到电路部分且设置在贯穿部分内。连接部件设置于凹陷部内以电连接相邻堆叠半导体芯片的贯穿电极。该半导体芯片模组安装到基板。该堆叠半导体封装防止半导体芯片之间的间隙以及贯穿电极的未对准。

【技术实现步骤摘要】

本专利技术涉及堆叠半导体器件及其制造方法。
技术介绍
，、，、。、、、 ' 、，，、" '壯… 、在短时间内处理大量数据妁半导体器件。半导体封装通常利用下述工艺制造用于制造半导体芯片(包括高质量 纯硅制成的晶片上的半导体器件)的半导体芯片制造工艺，用于电检测半导 体芯片的管芯分选工艺，以及用于封装通过^f全测工艺的半导体芯片的封装工艺此外，近来的技术进步已导致具有是半导体芯片尺寸的仅100-105%大 小的芯片级封装，以及其中多个半导体芯片堆叠以增强半导体器件的数据容 量和处理速度的堆叠半导体封装。其它发展包括其中多个半导体芯片堆叠以增强数据容量和处理速度的 半导体产品，以及其中提高半导体芯片的集成密度以增强数据容量和处理速度的半导体产品。
技术实现思路
本专利技术的实施例涉及堆叠半导体封装，其防止包括在多个堆叠半导体封 装中的贯穿电极的未对准。这样，堆叠半导体封装之间的间隙被移除，由此 减小堆叠半导体封装的体积。另外，本专利技术的实施例涉及制造前述堆叠半导体封装的方法。 在一实施例中，堆叠半导体封装包括具有至少两个半导体芯片的半导体 芯片模组，每个半导体芯片具有第一表面、与第一表面相反的第二表面、以 及电路部分。该半导体芯片还包括穿过第一和第二表面的贯穿部分、以及形 成在第二表面的第二表面与贯穿部分相遇的部分中的凹陷部。贯穿电极电连 接至电路部分，贯穿电极设置在贯穿部分内。连接部件设置在凹陷部中以电连接相邻的堆叠半导体芯片的贯穿电极。半导体芯片模组安装到基板。 连接部件可设置在贯穿电极的第一端部之上。 供选地，连接部件可设置在贯穿电极的第二端部之上。 连接部件可包括焊料。供选地，连接部件可包括树脂和包括在该树脂中的导电球。与凹陷部对应的部分半导体芯片主体可具有曲面。供选地，与凹陷部对应的部分半导体芯片主体可具有平底面。贯穿电极的第二端部设置在第二表面之上的位置。贯穿电极的第 一端部从第 一表面凸出。堆叠于基板上的半导体芯片彼此直接接触。在另一实施例中，制造堆叠半导体封装的方法包括形成穿过半导体芯 片的第一表面和与该第一表面相反的第二表面的贯穿部分；在该贯穿部分中 形成贯穿电极，该贯穿电极具有与第一表面对应的第一端部和与第一端部相 反的第二端部；图案化半导体芯片的在贯穿电极的第二端部附近的暴露的第 二表面以形成暴露贯穿电极部分侧面的凹陷部；在贯穿电极的第一端部和第 二端部之一上形成连接部件；以及将半导体芯片的贯穿电极安装到基板的连 接垫。制造堆叠半导体封装的方法还可以包括在形成贯穿电极的步骤之前， 在贯穿部分的内表面上形成绝缘层图案的步骤。在形成贯穿电极的步骤中，贯穿电极从第一表面突出某长度，该突出长 度小于凹陷部的深度。凹陷部通过湿法蚀刻工艺和干法蚀刻工艺之一形成。在形成凹陷部的步骤中，贯穿电极的部分第二端部和凹陷部一起被蚀 刻，使得贯穿电极的第二端部在半导体芯片的第二表面之上的位置。在形成连接部件的步骤中，可在凹陷部中填入焊膏。供选地，在形成连接部件的步骤中，连接部件是各向异性导电部件，包 括树脂和包括在树脂中的导电球。在安装半导体芯片到基板上的步骤中，至少两个半导体芯片被安装在基 板上。在形成连接部件的步骤中，连接部件可形成在第一端部之上。 供选地，在形成连接部件的步骤中，连接部件可形成在第二端部之上。附图说明图l是剖视图，示出根据本专利技术一实施例的堆叠半导体封装。 图2是图1的"A"部分的放大视图。图3是平面图，示出图1所示的半导体芯片模组的凹陷部和贯穿电极。图4是剖视图，示出根据本专利技术另一实施例的堆叠半导体封装。 图5是图4中的"B，，部分的放大视图。图6-9为剖视图，示出根据本专利技术一实施例制造堆叠半导体封装的方法 的步骤。图IO为剖视图，示出根据本专利技术另一实施例的半导体芯片中的连接部件。具体实施例方式图1是剖视图，示出根据本专利技术一实施例的堆叠半导体封装。图2是图 1中的"A"部分的放大视图。参照图1和图2,堆叠半导体封装300包括半导体芯片模组100和基板200。半导体芯片模组100包括至少两个半导体芯片90，半导体芯片90彼此堆叠。每个半导体芯片90包括半导体芯片主体10、贯穿电极20和连接部件30。半导体芯片主体10包括第一表面1、第二表面2、侧面3、贯穿部分4， 凹陷部5和电路部分6 (图l和图2未示出，见图6)。半导体芯片主体10的第一表面1与第二表面2相反，侧面3连接半导 体芯片10的第一表面1和第二表面2。在本实施例中，半导体芯片主体10 可具有例如长方体形状，半导体芯片主体10包括4个侧面3。保护层la设在半导体芯片主体10的第一表面1上。保护层la可以是 氧化物层和/或氮化物层。供选地，保护层la也可以是有机层。贯穿部分4穿过半导体芯片主体10的第一表面1和第二表面2。当从上 观察时，贯穿部分4具有圓形。然而，除了圆形之外，可使用贯穿部分4的 供选形状，例如矩形或多边形。贯穿部分4可设置在半导体芯片主体10的边缘。绝缘层4a设在贯穿部分4中在半导体芯片主体10的内表面上。绝缘层 4a可以是氧化物层和/或氮化物层。供选地，绝缘层4a也可以是有机层。图3是平面图，示出图1所示的半导体芯片的凹陷部和贯穿电极。参照图2和图3,凹陷部5形成在例如第二表面2上。凹陷部5形成在 贯穿部分4和第二表面2相遇处，凹陷部5暴露贯穿电极20的侧面。形成在第二表面2上的凹陷部5可具有例如半球形。供选地，形成在第 二表面2上的凹陷部5也可以是具有平底面的矩形槽形。在本实施例中，凹 陷部5连接到半导体芯片主体10的第二表面2,因此贯穿部分4的入口增大。电路部分(未示出)设在半导体芯片主体10的中部。电路部分包括用 于存储数据的数据存储部分(未示出)和用于处理数据的外围电路部分(未 示出)。参照图2，贯穿电极20设在贯穿部分4中。贯穿电极20包括金属籽层 22,金属籽层22设在绝缘层4a上。可用作金属籽层22的材料示例包括钛、 镍、钒、铜等。贯穿电极20设在金属籽层22上，贯穿电极20具有柱形。可用作贯穿 电极20的材料示例包括铜等。贯穿电极20的第一端部23从半导体芯片主体10的第一表面1凸出预 定长度。在本实施例中，贯穿电极20的第一端部23的凸出长度小于凹陷部 5的深度。同时，贯穿电极20的第二端部24 (其与第一端部23相反)也可从贯穿 部分4凸出预定长度。贯穿电极的暴露部分，其具有第二端部24和与第二 端部24相遇的部分侧面，设在凹陷部5中。在本专利技术中，如果贯穿电极20的第二端部24设在第二表面2之上的位 置，则当堆叠半导体芯片90时可防止在相邻半导体芯片90之间形成间隙。这样，在本专利技术中，间隙未形成于相邻半导体芯片90之间，因此相邻 半导体芯片90彼此直接接触。因此可以减小半导体芯片模组100的体积， 也可防止半导体芯片90之间的间隙导致的各种工艺缺陷。连接部件30电连接一对相邻半导体元件90中的贯穿电极20。作为示例，连接部件30可以是低熔点金属，其电连接一对相邻半导体 芯片90中的贯穿电极20。在本实施例中，低熔点金属可在比贯穿电极20的熔点更低的温度下融化。在本专利技术中，可用作连接部件30的材料示例包 括焊料(solder)等。在本专利技术中，当一对相邻半导体芯片90的贯穿电极20通过连接部本文档来自技高网...

【技术保护点】
一种堆叠半导体封装，包括：　半导体芯片模组，包括堆叠的至少两个半导体芯片，其中每个半导体芯片具有第一表面、与该第一表面相反的第二表面、以及电路部分，每个半导体芯片包括：　穿过该第一和第二表面的贯穿部分，　形成于该半导体芯片的部分第二表面中在该第二表面与该贯穿部分相遇处的凹陷部，　具有第一端部和与该第一端部相反的第二端部的贯穿电极，该贯穿电极电连接到该电路部分且设置在该贯穿部分中，以及　电连接设置于该凹陷部中的该贯穿电极的第一端部和与该第一端部相反的第二端部之一的连接部件；以及　基板，该半导体芯片模组安装于该基板上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：韩权焕，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]