高品质因子的电感制造技术

一种高品质因子的电感，包括：一基底；一介电层，具有一空气隙，位于上述半导体基底上；一支撑柱，位于上述空气隙中；以及一金属线圈，位于上述空气隙中，并且借由上述支撑柱来支撑。本实用新型专利技术金属线圈以空气隙代替二氧化硅，可以大幅降低寄生电感。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于高品质因子的电感，特别是有关于半导体集成电路中的电感。
技术介绍
在GHz的射频CMOS集成电路中，电感可以用在芯片嵌入式(on-chip)的匹配电路、被动滤波器、电感负载、变压器、压控震荡器。其中最重要的性能就是品质因数，也就是品质因子，影响品质因子的因素有，金属线圈的欧姆损耗、基底的损耗、电感的寄生电容。在过去的发展中，已经提出许多高品质因子电感，例如使用高导电率的金属层制造金属线圈，以减少欧姆损耗。使用多层金属以增加电感的有效厚度，以减少高频的基底损耗。使用低损耗的基底材料，以减少高频的基底损耗。使用厚氧化层隔绝浮接电感和基底，以减少基底损耗。然而上述电感制造方法都不适用于标准的CMOS制程，需要额外的制造程序，造成成本增加，品质不容易控制。
技术实现思路
有鉴于此，本技术提出一种高品质因子的电感，适用于一半导体基底，其上方具有一介电层，并且具有一空气隙于介电层中，包括一支撑柱，位于空气隙之中；以及一金属线圈，位于空气隙中，并且借由支撑柱用以支撑。本技术金属线圈以空气隙代替二氧化硅，可以大幅降低寄生电感。附图说明图1A表示习知电感和本技术电感的结构平面图；图1B表示习知电感和本技术电感的结构剖面图；图2表示半导体基底上电感的等效电路图；图3A-图3M表示本技术中形成高品质因子电感的方法的剖面流程图；图4表示本技术电感和习知电感品质因子的量测结果。图号说明1-介电绝缘层； 2-空气隙；3-场氧化层； 4-半导体基底；5-保护层；11-多晶硅； 12-接点窗插塞；13-金属层； 14-介层窗插塞；15-金属层； 16-介层窗插塞；17-金属层； L1、L2-金属线圈。具体实施方式图1A表示习知电感和本技术电感的结构平面图，图1B表示习知电感和本技术电感的结构剖面图，其包括半导体基底4、场氧化层3(fieldoxide SiO2)、介电绝缘层1(SiO2)、空气隙2(air gap)，金属线圈L1、金属线圈L2。习知金属线圈L2周围的介质是二氧化硅(SiO2)，本技术金属线圈L1周围介质是空气隙(air gap)。图2表示半导体基底上电感的等效电路。Ls表示金属线圈的电感，和金属线圈的磁通量有关，也就是和金属线圈的匝数、金属线圈之间的互感有关。Rs表示金属线圈的串联电阻，其产生的来源是金属线圈的欧姆损耗(ohmicloss)，和金属线圈的导电系数、宽度、长度、操、集肤深度(skin depth)、电流在各金属线圈的分布有关。Cf表示金属线圈的金属线(metal trace)之间的寄生电容，金属线的边缘效应、金属线圈周围介质的介电常数有关。Csubl、Csub2表示金属线圈在空气隙和基底之间的等效电容，其电容和空气隙的介电常数有关，其介电常数是接近真空的介电常数。Csub3、Csub4表示金属线圈在基底的等效电容。Rsub1、Rsub2表示金属线圈的磁通量在基底感应电流所造成的损耗，所以和金属线圈所覆盖的面积、基底的导电系数有关。电感的品质因子的定义是，储存于电感中的能量和每一震荡周期损耗能量的比，要提高电感的品质因子，可以从减少金属线圈的欧姆损耗、基底的损耗、电感的寄生电容得到改善，减少金属线圈的欧姆损耗、基底损耗所需要的制程都是额外的制程，无法在一般的CMOS制程实现，本技术以减少寄生电容来改善电感的品质因子，也就是减少电容Csub1、电容Csub2、电容Csub3、电容Csub4、以及电容Cf，寄生电容和金属线圈周围介质的介电常数、金属线圈的覆盖面积有关，但是金属线圈的覆盖面积取决于电感，所以有效减少寄生电感的方法就是降低金属线圈周围介质的介电常数，如图1所示，习知金属线圈L2的绝缘层是二氧化硅，其介电常数大约是空气介电常数的4倍，本技术金属线圈L1以空气隙代替二氧化硅，可以大幅降低寄生电感。本技术金属线圈L1周围是空气隙，没有氧化层支撑，所以需要一支撑柱10支撑金属线圈L1，支撑柱10可借由多层金属联机制程来制造，多层金属联机制程也是一般CMOS的标准制程，不需要额外的制程。请参考图3A至图3M，此为本技术形成高品质因子电感的方法的剖面流程图，其步骤说明如下。如图3A所示，首先，提供一半导体基底4，如P型硅基底。半导体基底4上形成有场氧化层(field oxide)3，用以定义主动区(active region)及非主动区(non-active region)。主动区内形成的晶体管可以是金氧半晶体管。如图3B所示，在场氧化层3上沉积一多晶硅，其沉积方法可以是低压化学气相沉积法(LPCVD)，然后微影蚀刻定义出多晶硅11。如图3C所示，在场氧化层3上沉积一介电绝缘层1A，可以是二氧化硅，以微影制程将接点窗(contact window)图案定义在光阻，以蚀刻去除未被光阻覆盖的介电绝缘层1A，以型成接点窗，然后除去光阻。如图3D所示，以直流溅镀制造TiW薄膜，其用作阻障层(barrier layer)，接着，以化学气相沉积法(CVD)形成钨，接着以干式蚀刻法或是化学机械研磨法(CMP)进行钨回蚀形成接点窗插塞12(contact plug)。如图3E所示，以溅镀法依序进行TiW阻障层(未图示)、金属层13，通常是铝合金，沉积在芯片表面。如图3F所示，以微影制程将接点窗图案定义在光阻，由干时刻去除未被光阻覆盖的金属层13。如图3G所示，在芯片上沉积一与介电绝缘层1A相同材料的介电绝缘层，形成介电绝缘层1B，对此介电绝缘层1B进行平坦化制程，如化学机械研磨法(CMP)，借以得到一平坦化的表面。以微影制程将接点窗图案定义在光阻，以蚀刻去除未被光阻覆盖的介电绝缘层。如图3H所示，以直流溅镀制造TiW薄膜，其用作阻障层，接着，以CVD沉积钨，接着以干式蚀刻法或是CMP进行钨回蚀形成介层窗插塞(viaplug)14。如图3I所示，在芯片上沉积一与介电绝缘层1A相同材料的介电绝缘层，形成介电绝缘层1C，接着，重复上述步骤形成金属层15、介层窗插塞16，金属层17。如图3J所示，以微影制程将接点窗图案定义在光阻，由干蚀刻去除未被光阻覆盖的金属层17，形成金属线圈L1。如图3K所示，在芯片上沉积一与介电绝缘层1A相同材料的介电绝缘层，形成介电绝缘层1，接着以CVD沉积介电绝缘层1、保护层5，其分别可以是SiO2、Si3N4。如图3L所示，以形成焊垫(bonding pad)的方法，蚀刻金属线圈L1上方的保护层5，形成电感器的区域的窗口，露出介电层绝缘层1的表面。如图3M所示，以定义窗口后的保护层5为罩幕，借由倾斜蚀刻液(slopeetcher)蚀刻介电绝缘层1，借以在金属线圈L1的区域形成一空气隙2，以及一支撑柱，其包括多晶硅11、接点窗插塞12、金属层13、介层窗插塞14、金属层15、介层窗插塞16。Slope etcher的成分包括去离子水(DIdeionized water)、缓冲氧化蚀刻剂(BOE buffer oxide etcher)、氢氟酸(HF)、醋酸(CH3COOH)，其蚀刻选择性良好，对于保护层、多晶硅、TiW的蚀刻率可以忽略。金属线圈L1的内圈半径、宽、间距分别是100um、10um、2um，圈数是10本文档来自技高网...

【技术保护点】
一种高品质因子的电感，其特征在于，包括：　　　　一基底；　　　　一介电层，具有一空气隙，位于上述半导体基底上；　　　　一支撑柱，位于上述空气隙中；以及　　　　一金属线圈，位于上述空气隙中，并且借由上述支撑柱来支撑。

【技术特征摘要】
1.一种高品质因子的电感，其特征在于，包括一基底；一介电层，具有一空气隙，位于上述半导体基底上；一支撑柱，位于上述空气隙中；以及一金属线圈，位于上述空气隙中，并且借由上述支撑柱来支撑。2.根据权利要求1所...

【专利技术属性】
技术研发人员：陈重辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]