半导体器件制造技术

在衬底上有多个薄膜晶体管和矩阵布线的半导体器件中，为了防止屏板制造过程中的静电破坏和提高生产率，通过电阻电连接矩阵布线。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，特别涉及可适于带有TFT和光电转换装置的液晶屏板的半导体器件。在TFT液晶板的制造技术得到发展和广泛使用配有诸如X射线图象拾取装置之类的光电转换元件的区域传感器的情况下，TFT板的尺寸目前正在迅速变大。伴随大尺寸板的趋势，图象节距也在变细，板的生产率也在下降。下降的原因可能有以下几点。(1)由于板的尺寸变大，每块板的布线距离加长，布线断路概率上升。(2)由于图象节距变细，每块板TFT的数量和每块板的布线交叉点的面积增加，短路概率上升。(3)出现静电缺陷(ESD)。由于板的尺寸变大，与板接触的面积增加，以致因摩擦或剥离产生的静电量增加，使迅速和均匀的放电变得更困难。由于图象节距变细，图象交叉点的数量增加，使因ESD造成的缺陷板的概率上升。由于这些原因，所以通过把共用电极偏置线和栅极线与金属线连接，或把共用电极偏置线、栅极线和传输线与金属线连接，使这些线有相同的电位，可以有效地缓解ESD的原因(3)。但是，在制造配有TFT矩阵板的半导体器件的中间处理时，需要隔离这些连接线。例如，可以由使用由树脂固化的金刚砂构成的刀片的切分(slicing)处理来完成这种隔离。由于切割金属线，所以会出现一些可靠性问题，例如由金属粒子或芯片造成的不正常布线，因金属膨胀造成的金属线的短路，因水或切分期间的加热造成的金属疲劳和腐蚀。本专利技术的目的在于提供配有TFT矩阵板的半导体器件，该半导体器件在制造处理期间可以有效地防止ESD并可提高制造成品率。本专利技术的另一目的在于提供半导体器件，通过把有期望电阻值的电阻插入在各布线之间，例如通过有期望电阻值的电阻互连布线，该半导体器件可以省略由切分处理实施的隔离处理，并且即使需要隔离处理，也可以在未形成金属布线的区域中完成隔离处理。本专利技术的另一目的在于提供半导体器件，该半导体器件可以解决与在金属导体避免ESD中切分处理实施的隔离处理有关的问题，。本专利技术的另一目的在于提供配有TFT矩阵板的半导体器件，通过用电阻电连接布线，该半导体器件可以维持防止ESD的效果，直至把板最终安装在装置上。本专利技术的另一目的在于提供有在衬底上形成的多个薄膜晶体管和电容器的半导体器件，其中多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；多个电容器的每一个的第二电极与共用电极偏置线连接；多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和将共用电极偏置线、多个栅极线和多个传输线电连接。本专利技术的另一目的在于提供有在衬底上形成多个薄膜晶体管和电容器的半导体器件，其中多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；多个电容器的每一个的第二电极与共用电极偏置线连接；多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；共用电极偏置线和多个栅极线电连接。本专利技术的另一目的在于提供有在衬底上形成多个薄膜晶体管和相关布线的半导体器件，其中，布线相互垂直和水平地交叉排列，布线在各交叉点上被电隔离，布线通过电阻来连接。根据本专利技术的半导体器件，共用电极偏置线和多个栅极线电连接，或多个栅极线和多个传输线电连接。由于共用电极偏置线和多个栅极线或共用电极偏置线、多个栅极线和多个传输线电连接，所以它们可以保持相同的电位。因此，可以避免在板制造过程中由静电产生的各连接线的ESD，可以改善生产率。再有，根据本专利技术的半导体器件，由于用配有期望电阻值的电阻互连各线，所以不需要切分处理，而且即使需要切分处理，也可以沿半导体层完成，从而可以解决上述可靠性问题。图1、4和8是表示本专利技术的半导体器件实例的简化等效电路。图2、5、9、10是表示本专利技术的半导体器件实例的示意性平面图。图3A和图3B是表示半导体器件工作实例的等效电路。图6和图7是表示切分区域实例的示意性剖面图。下面，参照附图说明本专利技术的实施例。下面，参照附图说明本专利技术的第一实施例。图1是本专利技术第一实施例的半导体器件的简化等效电路，而图2是第一实施例的半导体器件的示意性平面图，表示该器件切分前半导体器件的切分区域和其简化等效电路。如图1所示，本实施例的半导体器件包括切分的TFT矩阵板1，驱动器单元2，信号处理IC或源驱动器3和共用电极驱动器4。c11、c12、…表示电容器，该电容器显示施加偏置电压下由未示出的光电转换元件产生的电子和空穴的隔离状态。t11、t12、…表示TFT，该TFT相对于光电转换元件产生的迁移电荷起到开关作用。光电转换元件区域包括例如，在绝缘衬底上按这样的顺序分别连续重叠以下层，在绝缘衬底上通过真空淀积等经淀积铝、铬等形成的下电极层；由氮化硅或氧化硅等构成的绝缘层，用于阻止电子和空穴的通过；由非晶硅烷的本征半导体构成的半导体层；由n+型非晶硅构成的扩散阻止层，用于阻止空穴的扩散；和通过真空淀积等由淀积铝形成的绝缘层。提供两组共用电极偏置线Vs，并把电阻Rvs-vs连接在两组之间。把电阻Rs连接在相邻的栅极线Vg之间，而把电阻Rvs-g连接在共用电极偏置线Vs和栅极线Vg之间。如果选择第一行的第一栅极线Vg，那么将TFT(t11、t21、t31、…)的导通电压Vgh供给驱动器单元2的驱动器Dr.1，而将TFT的截止电压Vgl供给驱动器单元2的驱动器Dr.2和Dr.3。在驱动器Dr.1至Dr.3的各驱动器和对应于第一行TFT(t11、t21、t31、…)中的其中一个TFT之间连接电阻Ro，而在相邻的栅极线Vg之间连接由半导体层构成的电阻Rs。把电阻Rs的值这样设定，以致使对驱动器Dr.2的第一TFT(t12)的栅极施加的电压变得小于TFT的阈值电压Vth。如果按这种方式设定电阻Rs的值，那么除第一栅极线Vg外的TFT行将不导通。下面，说明由半导体层构成的电阻Rs值的计算。假设把TFT(t11、t21、t31、…)的导通电压Vgh供给驱动器单元2的驱动器Dr.1，并把截止电压Vgl供给其它驱动器。图3A表示第一和第二栅极线Vg的等效电流。点a上的电位Va为Va＝Vgl+(Vgh-Vgl)·Ro/(Rs+2Ro)图3B表示第一至第三栅极线Vg的等效电流。点a上的电位Va’为Va’＝Vgl+(Vgh-Vgl)·Ro/(Rs+Ro+R)其中，R＝Ro(Rs+Ro)/(Rs+2Ro)由于Va-Va’＝(Vgh-Vgl)·Ro/(Rs+2Ro)-(Vgh-Vgl)·R/(Rs+Ro+R)＞0，所以Va＞Va’。考虑到第一至第n行的栅极线Vg，在图3A所示点上的电压随栅极线数n的增加而降低。各栅极线Vg上的电位低于前面栅极线上的电位(例如，图3B中点b的电位Vb低于Va’)。因此，如果把电阻Rs的值设定得满足Va＜Vth，那么第二行的电压和以后栅极线Vg就变得低于与栅极线Vg数无关的Vth。就是说，把电阻Rs的值设定得满足Vgl+(Vgh-Vgl)·Ro/(Rs+2Ro)＜Vth，或Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)通过按这种方式设定电阻Rs的值，可以可靠地选择和控制各栅极线Vg。例如，如果把导通电压供给驱动器Dr.1，而把截止电压供给其它驱动器Dr.2、Dr.3、…，那么由于栅极电位低于Vth，所以与本文档来自技高网...

【技术保护点】
一种在基板上排列有多个薄膜晶体管和电容器的半导体器件，其特征在于： 多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接； 多个电容器的每一个的第二电极与共用电极偏置线连接； 多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接； 多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和 将共用电极偏置线、多个栅极线和多个传输线电连接。

【技术特征摘要】
【国外来华专利技术】JP 1999-8-23 235770/1999;JP 1998-8-31 246151/19981.一种在基板上排列有多个薄膜晶体管和电容器的半导体器件，其特征在于多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；多个电容器的每一个的第二电极与共用电极偏置线连接；多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和将共用电极偏置线、多个栅极线和多个传输线电连接。2.如权利要求1的半导体器件，其特征在于，共用电极偏置线、多个栅极线和多个传输线由半导体层连接。3.如权利要求1的半导体器件，其特征在于，由半导体层连接的多个栅极线和多个传输线通过沿半导体层切分该衬底，进行电隔离。4.如权利要求1的半导体器件，其特征在于，在连接共用电极偏置线、多个栅极线和多个传输线的半导体层中，沿连接多个传输线的半导体层切分该衬底，以电隔离多个传输线和使共用电极偏置线与多个栅极线连接。5.如权利要求1的半导体器件，其特征在于，半导体层设置在多个栅极线之间，且半导体层产生的连接电阻的值Rs满足Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)其中，Vgh为各薄膜晶体管的栅极导通电压，Vgl为各薄膜晶体管的栅极截止电压，Vth为各薄膜晶体管的阈值电压，而Ro为各薄膜晶体管的栅极电压施加装置和对应的一个栅极线之间的连接电阻的值，也是共用电极偏置电压施加装置和共用电极偏置线之间的连接电阻值。6.如权利要求5的半导体器件，其特征在于，共用电极偏置线和多个栅极线之间的半导体层产生的连接电阻值Rvs-g满足以下两式Rvs-g＞Rs和Rvs-g＞100Ro。7.如权利要求5的半导体器件，其特征在于，共用电极偏置线作为由半导体层连接的两组共用电极偏置线被驱动，且由半导体层产生的连接电阻的值Rvs-vs满足Rvs-vs＞100Ro。8.如权利要求1的半导体器件，其特征在于，共用电极偏置线、多个栅极线和多个传输线通过在形成多个薄膜晶体管和电容器的区域之外的区域中排列的布线与半导体线连接。9.如权利要求8的半导体器件，其特征在于，通过沿半导体层切分该衬底，将由半导体层连接的共用电极偏置线、多个栅极线和多个传输线电隔离。10.如权利要求8的半导体器件，其特征在于，在连接共用电极偏置线、多个栅极线和多个传输线的半导体层和布线中，沿连接共用电极偏置线、多个栅极线和多个传输线的半导体层切分该衬底，以电隔离多个传输线和使共用电极偏置线与多个...

【专利技术属性】
技术研发人员：渡边实，海部纪之，望月干织，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]