双位多值弹道MONOS存储器及其制造方法以及编程、动作过程技术

在本发明专利技术中，公开一种需要２个或３个多晶硅分裂栅极侧壁工艺的、高速低电压弹道编程、超短沟道、超高集成度、双位多电平的闪速存储器及其动作。本发明专利技术的构造和动作，可以用具有极短的控制栅极沟道的双ＭＯＮＯＳ构造实现。该单元构造，可以采用（ｉ）在字栅极（２４５）的两侧上边的氧化膜－氮化膜－氧化膜（ＯＮＯ）（２３０）的叠层膜上边配设侧壁控制栅极（２４０），和（ｉｉ）借助于自对准形成控制栅极和位掺杂膜，为了得到高集成，共享相邻接的存储单元间的控制栅极和位掺杂膜的办法实现。在本发明专利技术中使用的主要要素，是用１）用来具有或不具有台阶构造地制造超短沟道和侧壁控制栅极的可除去的侧壁的制造工艺，和２）存储氮化膜和杂质膜上边的控制栅极的自对准这２种工艺形成的。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及可进行高集成的金属或多晶硅-氧化膜-氮化膜-氧化硅膜(MONOS)存储器阵列的制造方法和高集成MONOS存储器阵列。
技术介绍
在非易失性存储器中，有浮置栅极和MONOS这两种式样。在现有的浮置栅极构造的情况下，借助于F-N隧道化技术或源极一侧注入中的任何一者，把电子存放到浮置栅极上边。在现有的MONOS器件的情况下，通常则要借助于存储器字栅极下边的氧化膜·氮化膜·氧化膜(ONO)层内的直接隧道化来存放电子。电子被捕获到ONO叠层膜的氮化膜内。MONOS晶体管，由于只需要比浮置栅极器件少一层多晶硅膜，故工艺可以简化，可以得到更密的阵列。MONOS构造，一般地说，是一种其中的ONO膜被淀积在字栅极下边的平面器件。为了利用编程动作用的直接隧道化技术，就必须把ONO膜的底部氧化膜的厚度作成为比3.6nm还要薄。但是，1998年，Kuo-Tung Chang等人在‘为进行编程使用源极一侧注入的新的SONOS存储器(A New SONOS Memory Using Source Side Injectionfor Programming)’(IEEE Electron Letters，1998年7月，Vol.19，No.7)中，第一次报告了具有厚度5.0nm的底部氧化膜、侧壁多晶硅栅极和源极一侧注入编程的MONOS构造。在该报告中，如图1所示，借助于典型的侧壁工艺，与字栅极的一方的侧面接连地形成侧壁衬垫20，取代在现有的MONOS存储单元的字栅极的下边，而是在侧壁栅极下边有ONO叠层膜22。由于SONOS侧壁控制栅极下边的沟道长度比100nm还长，故编程机构是一种比起电子隧道技术来更为高速且需要低的电压的那种源极一侧注入，尽管底部氧化膜更厚。在进行源极一侧注入期间侧壁栅极和选择/字栅极之间的间隙内形成隧道电位。沟道电子30在上述间隙内被加速变成为向ONO膜内注入足够热的电子。因此，Kuo-tung Chang的SONOS存储器，可以实现比现有的直接隧道化MONOS单元还出色的编程特性。SONOS单元，不仅在其分裂栅极构造和源极一侧注入编程方面在MONOS存储器中是独特的，其构造和编程的主要部分，与现有的分裂栅极浮置栅极器件用的构造和编程也是类似的。不论哪一种单元式样，都并排地具有字栅极和侧壁衬垫栅极。在侧壁栅极的利用和电子储存区域的构造方面都具有非常大的不同。在分裂栅极浮置栅极单元的情况下，侧壁衬垫是把电子存放在其上边那样的浮置栅极。浮置栅极电压由把字栅极、扩散区和浮置栅极间连接起来的电容器决定。在SONOS单元的情况下，电子收纳于被叫做控制栅极的侧壁衬垫下边的氮化物区域内。氮化物区域的电压，可以直接地由上述侧壁栅极电压控制。在1999年5月17日提出专利申请的同一专利技术者的美国专利申请第09/313302号中，介绍了具有更高速的编程和更高集成度的浮置栅极存储器。图3A是上述高速编程、双位、高集成度的存储单元的排列图，图3B是其配置剖面图。在该存储器构造中，可以采用把2个侧壁浮置栅极组合到一个字栅极内(例如浮置栅极312、313和字栅极341)以及在单元间共享具有互换性的源漏扩散区域(321、322)的办法实现高集成度。就是说一个存储单元具有2个电子存储区域。所追加的多晶硅线的‘控制栅极’对于扩散区平行地而且对于字栅极成直角地前进。控制栅极(331、332)被结合到浮置栅极上，使得个别地选择一个浮置栅极那样地由一对浮置栅极提供不同的控制方向。此外，该存储器的特征在于得益于弹道注入而形成的高速编程。用相同的器件构造，在侧壁栅极沟道具备适当的杂质剖面(分布)，而且比40nm还短的情况下，注入机构从源极一侧注入，变成为被称之为弹道注入的新的且极其有效的注入机构。在S.Ogura发表的1998年发行的TEDM，987页的‘供EEPROM/闪速存储器使用的具有弹道直接注入的台阶分裂栅极单元’(Step Split Gate Cell with Ballistic Direction Injection forEEPROM/Flash)中，对弹道注入机构进行了证明。在图2A中，对浮置栅极存储单元的弹道注入(线25)和现有的源极一侧注入(线27)的结果进行了比较。尽管它们的构造非常相似，但是，在控制栅极为100nm的情况下，注入机构却为源极一侧注入。但是，如图2B所示，当使得满足弹道注入(线35)用所需要的短的沟道长度那样地使沟道长度减小到40nm时，编程速度在同一偏置条件下变成为3倍，或者可以用在源极一侧注入(线37)用所需要的浮置栅极电压的一半进行加速。对照地说，Kuo-tung Chang的SONOS存储器构造的侧壁沟道长度为200nm，因此编程机构为源极一侧注入。就是说，在短的沟道长度和注入机构之间存在着重大的相关关系。
技术实现思路
在本专利技术中，用2个或3个多晶硅分裂栅极·侧壁工艺，实现高速低电压弹道编程、超短沟道、高集成度、双位多值的闪速存储器。用3到5V的低编程电压，借助于伴随有提供高的电子注入效果和极其高速的编程的弹道注入的、具有比40nm还短的超短控制栅极沟道的双MONOS单元构造，就可以实现本专利技术的构造和动作。单元构造，可以采用(i)在字栅极的两侧上边的氧化膜-氮化膜-氧化膜(ONO)的叠层膜上边配设侧壁控制栅极，和(ii)借助于自对准形成控制栅极和位扩散区，在高集成度用存储单元间共享控制栅极和位扩散区的办法实现。在本工艺中要使用的要素，(i)用来制造超短沟道的可除去的侧壁工艺和带或不带台阶沟道构造的侧壁控制栅极，(ii)储存氮化膜上边的控制栅极和自对准后的扩散区，以及在与控制栅极同一方向上延伸的位线扩散区，本专利技术的高速编程、低电压、超高集成度、双位、多值的MONOSNVRAM的特征在于具备 1.控制栅极下边的ONO膜内的氮化物区域内的电子存储器，2.每一个单元都具有2个氮化膜存储器要素的高集成双位单元，3.高集成双位单元可以把多值存储到各个氮化区域内，4.可以用字栅极和控制栅极进行控制的低电流编程，5.由利用可控制超短沟道MONOS的弹道注入得到的高速、低电压编程，6.用来在屏蔽未被选的相邻接的氮化物区域和存储单元的存储器储存区状态的影响的期间内，进行多值编程而且进行读出的侧壁控制多个栅极。弹道MONOS存储单元，用下述那样的排列排列整齐。各个存储单元包括一个字栅极用的2个氮化物区域和1/2的源极扩散区、1/2的位扩散区。控制栅极或者是分离开来地划分区域或者是在同一区域上边共享。扩散区在单元间共享，对于侧壁控制栅极平行地而且对于字线垂直地进行延伸。用来进行多值存储的动作条件的概要示于图3B。在读出中必须满足以下的条件。一对控制栅极内的字选择栅极被提高到字栅极的阈值电压和0.5附近的越过增加量(override delta)和源极电压之和(Vt-wl+Voverride+Vs)。采用使相关控制栅极降低到0V的办法，未被选的MONOS单元就会变成为无效。编程条件为字线电压要比其阈值和用来进行低电流编程的超程电压增加量之和还大；被选中的一对控制栅极中的任何一者，都比Vt-high(在多值阈值的范围内的最高阈值电压)与越过电压增加量之和还大；以及共享同一字线电压的相邻接的存储单元，采用仅本文档来自技高网...

【技术保护点】
一种ＭＯＮＯＳ存储器件的制造方法，包括： 在半导体衬底（２００）的上边形成硅氧化膜（２２１）； 淀积第１多晶硅膜（２４５），使得把上述栅极硅氧化膜覆盖起来； 淀积第１氮化膜（２３２），使得把第１多晶硅膜覆盖起来； 使上述第１多晶硅膜和上述第１氮化膜图形化，使得在其间留下间隙那样地形成字栅极； 在上述字栅极的侧壁上边形成第１绝缘膜（２３４）； 淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来； 使得在上述字栅极的侧壁上边剩下可除去的衬垫（２４２）那样地，用各向异性刻蚀除去上述衬垫膜； 为了形成杂质浓度低的掺杂区（２０３），使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子； 然后，除去上述可除去的衬垫； 向上述间隙内的上述衬底上边淀积氮化物含有膜（２３０）； 向上述字栅极和上述氮化物含有膜上边淀积第２多晶硅膜； 使得在上述字栅极的侧壁上边，剩下将变成为控制侧壁衬垫栅极的多晶硅衬垫，在每一个上述控制侧壁衬垫栅极的下边形成要形成储存电荷的氮化物区的氮化物含有膜那样地，用各向异性刻蚀除去上述第２多晶硅膜和上述氮化物含有膜； 在上述侧壁衬垫栅极（２４０）上边形成第２绝缘膜（２３３）； 为了形成位扩散区（２０４），使上述控制侧壁衬垫栅极作为注入掩模发挥作用，向上述半导体衬底内注入离子； 用填充上述２个字栅极间的间隙的那种间隙填充材料（２４７）把上述衬底的表面被覆起来； 使上述间隙填充材料平坦化； 然后，除去上述字栅极上边的上述第１氮化膜（２３２），和 向上述衬底上边淀积要形成连接到上述字栅极上的字线的那种第３多晶硅膜（２４８）。...

【技术特征摘要】
JP 2000-11-21 354722/001.一种MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成硅氧化膜(221)；淀积第1多晶硅膜(245)，使得把上述栅极硅氧化膜覆盖起来；淀积第1氮化膜(232)，使得把第1多晶硅膜覆盖起来；使上述第1多晶硅膜和上述第1氮化膜图形化，使得在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(242)那样地，用各向异性刻蚀除去上述衬垫膜；为了形成杂质浓度低的掺杂区(203)，使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；向上述间隙内的上述衬底上边淀积氮化物含有膜(230)；向上述字栅极和上述氮化物含有膜上边淀积第2多晶硅膜；使得在上述字栅极的侧壁上边，剩下将变成为控制侧壁衬垫栅极的多晶硅衬垫，在每一个上述控制侧壁衬垫栅极的下边形成要形成储存电荷的氮化物区的氮化物含有膜那样地，用各向异性刻蚀除去上述第2多晶硅膜和上述氮化物含有膜；在上述侧壁衬垫栅极(240)上边形成第2绝缘膜(233)；为了形成位扩散区(204)，使上述控制侧壁衬垫栅极作为注入掩模发挥作用，向上述半导体衬底内注入离子；用填充上述2个字栅极间的间隙的那种间隙填充材料(247)把上述衬底的表面被覆起来；使上述间隙填充材料平坦化；然后，除去上述字栅极上边的上述第1氮化膜(232)，和向上述衬底上边淀积要形成连接到上述字栅极上的字线的那种第3多晶硅膜(248)。2.根据权利要求1所述的制造方法，上述栅极硅氧化膜(221)具有约5到10nm的厚度。3.根据权利要求1所述的制造方法，上述第1多晶硅膜(245)用CVD法淀积到约150到250nm的厚度。4.根据权利要求1所述的制造方法，上述第1氮化膜(232)用CVD法淀积到约50到100nm的厚度。5.根据权利要求1所述的制造方法，上述第1绝缘膜(234)，是使上述字栅极的侧壁的表面热氧化形成约5到10nm的厚度的硅氧化膜。6.根据权利要求1所述的制造方法，上述第1绝缘膜，是用CVD在上述字栅极的侧壁上边淀积约5到10nm的厚度的硅氧化膜。7.根据权利要求1所述的制造方法，上述第1绝缘膜，是在上述字栅极的侧壁上边淀积约5到10nm的厚度的硅氮化膜。8.根据权利要求1所述的制造方法，上述第1绝缘膜，是在上述字栅极的侧壁上边，共计淀积约5到10nm的厚度的硅氧化膜和硅氮化膜。9.根据权利要求1所述的制造方法，上述衬垫膜(242)由含有多晶硅、等离子体氮化膜、等离子体氧化氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。10.根据权利要求1所述的制造方法，除去上述可除去的衬垫的步骤，包括干法化学各向异性刻蚀。11.根据权利要求1所述的制造方法，淀积上述氮化物含有膜(230)的步骤，还包括在上述半导体衬底上边生长第1硅氧化膜，厚度到约3.6到5.0nm；在上述第1硅氧化膜上边淀积具有约2到5nm的厚度的硅氮化膜，和在上述硅氮化膜上边淀积具有约4到8nm的厚度发第2硅氧化膜。12.根据权利要求1所述的制造方法，在淀积上述硅氮化膜的步骤之前，还包括使上述第1硅氧化膜氮化。13.根据权利要求1所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度。14.根据权利要求1所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度，还包括淀积具有约60到100nm的厚度的钨硅化物层，上述第2多晶硅膜和钨硅化物层都形成上述控制侧壁衬垫栅极。15.根据权利要求1所述的制造方法，上述第2绝缘膜(233)含有用CVD法淀积到约10nm的厚度的硅氧化膜。16.根据权利要求1所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氮化膜。17.根据权利要求1所述的制造方法，还包括为了在上述控制侧壁衬垫栅极(240)的下层部分上形成侧壁氧化膜衬垫，对上述第2绝缘膜施行各向异性刻蚀，和然后，使上述控制侧壁衬垫栅极的上层部分和上述位扩散区硅化物化(241)。18.根据权利要求1所述的制造方法，上述间隙填充材料(247)，由含有硅氧化膜和硼磷玻璃(BPSG)的群中的任何一者构成。19.根据权利要求1所述的制造方法，上述间隙填充材料包括传导性材料，还包括使上述传导性材料在上述第1氮化膜的表面下边凹下去；向上述凹下去的传导性材料上边淀积硅氧化膜(236)，和使上述硅氧化膜平坦化，上述传导性材料和下层的上述控制侧壁衬垫栅极都形成控制栅极。20.根据权利要求1所述的制造方法，上述第3多晶硅膜(248)具有约150到200nm的厚度。21.根据权利要求1所述的制造方法，还包括使上述字线硅化物化。22.一种台阶分裂构造MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成硅氧化膜(221)；淀积第1多晶硅膜(245)，使得把上述栅极硅氧化膜覆盖起来；淀积第1氮化膜(232)，使得把第1多晶硅膜覆盖起来；使上述第1多晶硅膜和上述第1氮化膜图形化，使得在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(242)那样地，用各向异性刻蚀除去上述衬垫膜；为了使上述半导体衬底的一部分露出来，对未被上述字栅极和上述可除去衬垫覆盖起来的部分的上述栅极硅氧化膜进行刻蚀；采用对上述半导体衬底的露出来的部分进行刻蚀的办法，在上述衬底上形成台阶；为了形成杂质浓度低的掺杂区(203)，使上述可除去的衬垫作为离子注入掩模发挥作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；在上述半导体衬底上边形成氧化膜-氮化膜-氧化膜的叠层膜(230)；向上述字栅极和上述叠层膜上边淀积第2多晶硅膜(240)；使得在上述字栅极的侧壁上边，剩下将变成为控制侧壁衬垫栅极的多晶硅衬垫，在每一个上述控制侧壁衬垫栅极的下边形成要形成储存电荷的氮化物区的氮化物含有膜那样地，用各向异性刻蚀除去上述第2多晶硅膜(240)和上述氧化膜-氮化膜-氧化膜的叠层膜(230)；在上述控制侧壁衬垫栅极上边形成第2绝缘膜(233)；为了形成位扩散区(204)，使上述控制侧壁衬垫栅极作为注入掩模发挥作用，向上述半导体衬底内注入离子；用填充上述2个字栅极间的间隙的那种间隙填充材料(247)把上述衬底的表面被覆起来；使上述间隙填充材料平坦化；然后，除去上述字栅极上边的上述第1氮化膜，和向上述衬底上边淀积要形成连接到上述字栅极上的字线的那种第3多晶硅膜(248)。23.根据权利要求22所述的制造方法，上述第1多晶硅膜(245)用CVD法淀积到约150到250nm的厚度。24.根据权利要求22所述的制造方法，上述第1氮化膜(232)用CVD法淀积到约50到100nm的厚度。25.根据权利要求22所述的制造方法，上述第1绝缘膜，是使上述字栅极的侧壁的表面热氧化形成约5到10nm的厚度的硅氧化膜。26.根据权利要求22所述的制造方法，上述字栅极的侧壁上边的第1绝缘膜，厚度约5到10nm。27.根据权利要求22所述的制造方法，上述衬垫膜(242)由含有多晶硅、等离子体氮化膜、和硼磷玻璃(BPSG)的群内的任何一者构成，厚度约为30到50nm。28.根据权利要求22所述的制造方法，除去上述可除去的衬垫的步骤，包括干法化学各向异性刻蚀。29.根据权利要求22所述的制造方法，在上述半导体衬底上形成的台阶，具有约20到50nm的深度。30.根据权利要求22所述的制造方法，还包括在除去上述可除去的衬垫下边的上述栅极硅氧化膜的工序之后，使上述台阶的拐角圆角化。31.根据权利要求30所述的制造方法，上述台阶的拐角圆角化工序，包括在约1000大1100℃下60秒的高速钝化。32.根据权利要求30所述的制造方法，上述台阶的拐角圆角化工序，包括在约900℃、约200到300mTorr压的氢气内的钝化。33.根据权利要求22所述的制造方法，上述氧化膜-氮化膜-氧化膜的叠层膜，包括具有约3.6到5.0nm的厚度的第1硅氧化膜；具有约2到5nm的厚度的第2硅氮化膜，和具有约4到8nm的厚度的第3硅氧化膜。34.根据权利要求22所述的制造方法，上述第2多晶硅膜，具有约30到50nm的厚度。35.根据权利要求22所述的制造方法，上述第2多晶硅膜具有约30到50nm的厚度，还包括淀积具有约60到100nm的厚度的钨硅化物层，上述第2多晶硅膜和钨硅化物层都形成上述控制侧壁衬垫栅极。36.根据权利要求22所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氧化膜。37.根据权利要求22所述的制造方法，上述第2绝缘膜含有用CVD法淀积到约10nm的厚度的硅氮化膜。38.根据权利要求22所述的制造方法，还包括为了在上述控制侧壁衬垫栅极的下层部分上形成侧壁氧化膜衬垫，对上述第2绝缘膜施行各向异性刻蚀，和然后，使上述控制侧壁衬垫栅极的上层部分和上述位扩散区硅化物化。39.根据权利要求22所述的制造方法，上述间隙填充材料，由含有硅氧化膜和硼磷玻璃(BPSG)的群中的任何一者构成。40.根据权利要求22所述的制造方法，上述间隙填充材料包括传导性材料，还包括使上述传导性材料在上述第1氮化膜的表面下边凹下去；向上述凹下去的传导性材料上边淀积硅氧化膜，和使上述硅氧化膜平坦化，上述传导性材料和下层的上述控制侧壁衬垫栅极都形成控制栅极。41.根据权利要求22所述的制造方法，上述第3多晶硅膜具有约90到180nm的厚度。42.根据权利要求22所述的制造方法，还包括使上述字线硅化物化。43.根据权利要求22所述的制造方法，还包括使上述字线硅化物化。44.一种MONOS存储器件的制造方法，包括在半导体衬底(200)的上边形成氮化物含有膜(230)；淀积第1多晶硅膜(245)，使得把上述氮化物含有膜覆盖起来；淀积第2氮化膜(232)，使得把第1多晶硅膜上边覆盖起来；使上述第1多晶硅膜和上述第2氮化膜图形化，以便在其间留下间隙那样地形成字栅极；在上述字栅极的侧壁上边形成第1绝缘膜(234)；淀积衬垫膜，使得把上述字栅极和上述栅极硅氧化膜覆盖起来；使得在上述字栅极的侧壁上边剩下可除去的衬垫(243)那样地，用各向异性刻蚀除去上述衬垫膜；为了形成位扩散区，使上述可除去的衬垫作为离子注入掩模起作用，向上述半导体衬底内注入离子；然后，除去上述可除去的衬垫；淀积把上述字栅极上边被覆起来，填充上述间隙的第2多晶硅膜(240)；使上述第2多晶硅膜凹下到上述第2氮化膜的表面下边；使上述凹下的第2多晶硅膜硅化物化(241)，该硅化物化，并凹下去的第2多晶硅膜形成控制栅极；向上述硅化物化(241)，凹下去的第2多晶硅膜上边，淀积氧化膜(236)；然后，除去上述字栅极上边的上述第2氮化层(232)，和为了完成MONOS存储器件的上述制造，向上述衬底上边淀积在上述字栅极下边形成进行连接的字线的那样的第3多晶硅膜(248)。45.根据权利要求44所述的制造方法，形成上述氮化物含有膜的步骤，包括在上述半导体衬底上边生长厚度达到约3.6到5.0nm的第1硅氧化膜；向上述第1硅氧化膜上边，淀积具有约2到5nm的厚度的硅氮化膜，和向上述硅氮化膜上边淀积具有约4到8nm的厚度的第2硅氧化膜。46.根据权利要求45所述的制造方法，在淀积上述硅氮化膜的步骤之前，还包括使上述第1硅氧化膜氮化。47.根据权利要求44所述的制造方法，上述第1多晶硅膜，用CVD淀积到约150到250nm的厚度。48.根据权利要求44所述的制...

【专利技术属性】
技术研发人员：小椋正气，奥古拉托莫科，林丰，
申请(专利权)人：株式会社新光荣，
类型：发明
国别省市：JP[日本]