非易失性半导体存储器制造技术

作为非易失性半导体存储器的第１地址，分配第１列地址。此外，作为比上述第１地址更往高位的第２地址，分配第１行地址。此外，作为比上述第２地址更往高位的第３地址，分配块地址。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及闪速存储器等的非易失性半导体存储器，特别是涉及具备页读出功能的非易失性半导体存储器的地址分配方法。
技术介绍
作为上述非易失性半导体存储器的一种人们熟知闪速存储器。附图说明图1是上述闪速存储器的存储单元的剖面图。该存储单元(存储单元晶体管)，用具有中间存在着绝缘膜地把浮动栅FG和控制栅CG叠层起来的所谓的堆叠栅极构造的MOSFET(金属氧化物半导体场效应晶体管)构成。就是说，在本例中，在p型半导体衬底(P-substrate)100上形成n型阱区(N-well)101，在该n型阱区101中形成p型阱区(P-well)102。在上述P型阱区102的表面区域上，形成作为上述MOSFET的漏极区域起作用的n+型杂质扩散区103，作为源极区域起作用的n+型杂质扩散区104，以及p+型杂质扩散区105。在上述杂质扩散区103、104间的衬底100上分别叠层上栅极绝缘膜106、浮动栅FG、绝缘膜107和控制栅CG。此外，在上述n型阱区101的表面区域上，设置n+型杂质扩散区108，该杂质扩散区108已被连接到上述杂质扩散区104和杂质扩散区105上。此外，在上述衬底100的主表本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，包括：多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为第１地址输入第１列地址，作为比上述第１地址更往高位的第２地址输入第１行地址，作为比上述第２地址更往高位的第３地址 ，输入第２列地址的地址缓冲器；和其构成为被供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。

【技术特征摘要】
【国外来华专利技术】JP 2001-9-5 269423/20011.一种非易失性半导体存储器，包括多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为第1地址输入第1列地址，作为比上述第1地址更往高位的第2地址输入第1行地址，作为比上述第2地址更往高位的第3地址，输入第2列地址的地址缓冲器；和其构成为被供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。2.根据权利要求1所述的非易失性半导体存储器，其中作为比上述第3地址更往高位的第4地址，还向上述地址缓冲器输入第2行地址。3.根据权利要求2所述的非易失性半导体存储器，其中作为比上述第4地址更往高位的第5地址，还向上述地址缓冲器输入块地址。4.根据权利要求1所述的非易失性半导体存储器，其中作为比上述第3地址更往高位的第4地址，还向上述地址缓冲器输入块地址。5.一种至少具备2N1个字数的读出放大器的非易失性半导体存储器，包括多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为最低位的第N1个地址输入第1列地址，作为位于上述N1个地址的高位的N2个地址输入第1行地址，作为位于上述N2个地址的高位的N3个地址输入第2列地址的地址缓冲器；和其构成为被供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。6.根据权利要求5所述的非易失性半导体存储器，其中作为位于上述N3个地址的高位的N4个地址，还向上述地址缓冲器输入第2行地址。7.根据权利要求6所述的非易失性半导体存储器，其中作为位于上述N4个地址的高位的N5个地址，向上述地址缓冲器输入块地址。8.根据权利要求5所述的非易失性半导体存储器，其中作为位于上述N3个地址的高位的N5个地址，向上述地址缓冲器输入块地址。9.一种至少具备2N1个字数的读出放大器的非易失性半导体存储器，包括多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为最低位的第N1个地址输入页内地址，作为位于上述N1个地址的高位的N2个地址输入第1行地址，作为位于上述N2个地址的高位的N3个地址输入页地址的地址缓冲器；和其构成为被供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。10.根据权利要求9所述的非易失性半导体存储器，其中作为位于上述N3个地址的高位的N4个地址，向上述地址缓冲器输入第2行地址。11.根据权利要求10所述的非易失性半导体存储器，其中作为位于上述N4个地址的高位的N5个地址，向上述地址缓冲器输入块地址。12.根据权利要求9所述的非易失性半导体存储器，其中作为位于上述N3个地址的高位的N5个地址，向上述地址缓冲器输入块地址。13.一种非易失性半导体存储器，包括多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；输入第1地址的第1地址缓冲器；输入比上述第1地址更往高位的第2地址的第2地址缓冲器；输入比上述第2地址更往高位的第3地址的第3地址缓冲器；在输入上述第2地址缓冲器的输出，读出存储在上述多个非易失性存储单元中的数据时从上述多条字线中选择1条字线的...

【专利技术属性】
技术研发人员：丹沢徹，渥美滋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]