积体电路的双镶嵌结构的制作方法技术

一种积体电路的双镶嵌结构的制作方法，通过旋涂高分子技术，于一半导体基底表面上形成一低介电常数的第一绝缘层，再于第一绝缘层中形成一孔洞。然后以化学气相沉积技术于第一绝缘层上形成一低介电常数的第二绝缘层，并使第二绝缘层填入孔洞；于第二绝缘层内形成一渠沟，且渠沟的位置是相对应于孔洞的上方；去除孔洞内的第二绝缘层，于渠沟以及孔洞内填满一导电层。具有避免损伤柱型洞的轮廓，进而防止ＩＭＤ层的出气现象，确保导电层与金属导线之间的接触品质，及改善ＩＣ组件的硬度和热传导性的功效。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关一种金属内连线结构的制作方法，特别有关于一种积体电路的双镶嵌(dual damascene)结构的制作方法。附图说明图1-图4是传统的双镶嵌(dual damascene)技术，是于低介电常数的绝缘层中镶埋形成一具有双镶嵌结构的金属内连线，可用来提升IC组件的可靠度并改善制程品质。如图1所示，一半导体基底10包含有至少一金属导线12、一第一氧化层14以及一硬光罩层16，其后利用微影与蚀刻制程可于硬光罩层16上形成一开口18。然后，如图2所示，于硬光罩层16上沉积第二氧化层20，并使第二氧化层20填满开口18。接着，如图3所示，先于第二氧化层20表面上定义形成一具有图案的光阻层22，再利用硬光罩层16作为蚀刻停止层，将未被光阻层22覆盖的第二氧化层20蚀刻去除，以于第二氧化层20内形成一渠沟26。同时，位于开口18内的第一氧化层14也会被蚀刻去除，以形成一柱型洞24。如此一来，渠沟26以及柱型洞24构成一个双镶嵌开口。随后将光阻层22剥除。最后，如图4所示，在双镶嵌开口内填入一导电层28，再利用化学机械研磨(chemical mechanical polishing，CMP)技术将导电层28与第二氧化层20的表面切齐，便制作完成双镶嵌结构的内连导线。其主要缺陷在于在深次微米半导体制程中，使用低介电常数的材料来制作IMD层，如上述的第一氧化层14以及第二氧化层20，可以改善RC延迟时间的问题。但是，当使用具有低介电常数的高分子材料来制作IMD层时，在进行氧电浆的步骤中，如剥除光阻层22、形成双镶嵌开口等步骤，容易使高分子材料受到损伤，进而影响到双镶嵌开口的图形，而且这会加剧高分子材料的出气(out-gassing)现象，使得导电层28与金属导线12之间产生接触不良的问题。本专利技术的目的是这样实现的一种，其特征是它至少包括下列步骤(1)于一半导体基底表面上形成第一绝缘层，该第一绝缘层是经由旋涂高分子技术所形成的低介电常数材料；(2)于该第一绝缘层中形成一孔洞； (3)于该第一绝缘层上形成第二绝缘层，并使该第二绝缘层填入该孔洞，该第二绝缘层是经由化学气相沉积技术所形成的低介电常数材料；(4)于该第二绝缘层内形成一渠沟，该渠沟的位置是相对应于该孔洞的上方；(5)去除该孔洞内的该第二绝缘层；(6)于该渠沟以及该孔洞内填满一导电层。该半导体基底包含有一金属导线，该孔洞是形成于该金属导线上方。该金属导线的材质是选自铜或铝铜合金。该半导体基底包含有一顶层覆盖住该金属导线的表面。该顶层是选自氮化硅或碳化硅。它还包含另一步骤在形成该孔洞之前，于该第一绝缘层上形成第一盖层。该第一盖层是选自以下任一种材质SiO2、SiC、SiN、SRO或SiON。本专利技术的方法还包含另一步骤在形成该渠沟之前，于该第二绝缘层上形成一第二盖层。该第二盖层是选自以下任一种材质SiO2、SiC、SiN、SRO或SiON。本专利技术的方法还包含另一步骤进行化学机械研磨制程，将位于该渠沟以外的导电层去除。本专利技术的方法还包含另一步骤于该导电层表面上形成一保护层。该保护层是选自氮化硅或碳化硅。该导电层是铜。下面结合较佳实施例和附图进一步说明。图5-图14是本专利技术的制作双镶嵌结构方法的示意图。如图6所示，依据制程的需要，可选择性地于第一绝缘层36表面上依序形成一第一盖层38以及一抗反射涂层39，其中第一盖层38的材质可为SiO2、SiC、SiN、SRO或SiON，可供作为后续制程的硬光罩以及蚀刻停止层。如图7所示，于抗反射涂层39表面上定义形成一第一光阻层40，其包含有多数个开口41，是用来定义双镶嵌开口的柱型洞的图形。然后，如图8所示，利用第一光阻层40来进行非等向性干蚀刻制程，可将开口41下方的抗反射涂层39以及第一盖层38去除，直至曝露出第一绝缘层36表面。随后，如图9所示，继续将开口41下方的第一绝缘层36蚀刻去除，以于每个金属导线32上方形成一个柱型洞42，再将第一光阻层40剥除。接着，如图10所示，利用化学气相沉积制程(CVD)于基底30的整个表面上形成一第二绝缘层44，并使其填入柱型洞42，直至第二绝缘层44到达一预定高度。其中，第二绝缘层44的材质可使用Blackdiamond、Coral、Aurora或是Green Dot。不过，值得注意的是，利用CVD方法无法使第二绝缘层44完全填满柱型洞42，因此在柱型洞42内的第二绝缘层44中会产生一空隙45。如图11所示，依据制程的需要，可选择性地于第二绝缘层44表面上形成一第二盖层46，然后于第二盖层46上定义形成一第二光阻层48，其包含有多数个开口49，是用来定义双镶嵌开口的渠沟的图形。在较佳实施例中，第二盖层46的材质可选用SiO2、SiC、SiN、SRO或SiON。接下来，如图12所示，利用第一盖层38作为蚀刻停止层，将开口49下方的第二盖层46、第二绝缘层44以及抗反射涂层39蚀刻去除，以形成多数个渠沟50。随后，继续蚀刻渠构50下方的第一绝缘层36，直至曝露出金属导线32的表面，则可曝露出柱型洞42的轮廓。如此一来，在每一个金属导线32上方的柱型洞42与渠沟50是形成一双镶嵌开口51。此外，如图13所示，为了增加IMD层(如第一绝缘层36以及第二绝缘层44)与后续制作的内连导线之间的附着性，可另于双镶嵌开口51的底部与侧壁上形成一氧化层，将第二光阻层48剥除。然后，如图14所示，先于基底30的整个表面上沉积一导电层52，并使其填满双镶嵌开口51，再利用CMP技术将导电层52与第二盖层46的高度切齐，甚或是完全去除掉第二盖层46。如此一来，残留在双镶嵌开口51内的导电层52是成为一双镶嵌结构，其中填满柱型洞42的导电层52可用作为一金属插塞，而填满渠沟的导电层52可用作为一内连导线。最后，可于基底30的整个表面上沉积一保护层54，用来防止导电层52的氧化现象，并可防止导电层52内的原子/离子扩散至后续制作的介电层内。在较佳实施例中，导电层52的材质可选用铜，其具有较佳的电阻值，且可经由CVD、PVD电镀制程或是无电镀制程所形成，至于保护层54的材质可选用氮化硅或是碳化硅。相较于传统双镶嵌技术，本专利技术的方法是于低介电常数的SOP材质中形成柱型洞42，并于CVD方法形成的低介电常数材料中形成渠沟50，因此在制作双镶嵌开口51的过程中，可避免损伤柱型洞42的轮廓，进而防止出气现象，这可确保导电层52与金属导线32之间的接触品质，而且能改善IC组件的硬度和热传导性。此外，第二盖层46可以加强保护层54与第二绝缘层44之间的附着性，以防止保护层54产生剥离的问题。由上述可知，本专利技术方法可提高产率，并降低制程成本。虽然本专利技术已以较佳实施例揭露如上，然其并非用以限定本专利技术，任何熟习此技艺者，在不脱离本专利技术的精神和范围内，所作些许的更动与润饰，都属于本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种积体电路的双镶嵌结构的制作方法，其特征是：它至少包括下列步骤：（１）于一半导体基底表面上形成第一绝缘层，该第一绝缘层是经由旋涂高分子技术所形成的低介电常数材料；（２）于该第一绝缘层中形成一孔洞；（３）于该第一绝缘层上形成第二 绝缘层，并使该第二绝缘层填入该孔洞，该第二绝缘层是经由化学气相沉积技术所形成的低介电常数材料；（４）于该第二绝缘层内形成一渠沟，该渠沟的位置是相对应于该孔洞的上方；（５）去除该孔洞内的该第二绝缘层；（６）于该渠沟以及该孔洞内填满 一导电层。

【技术特征摘要】
1.一种积体电路的双镶嵌结构的制作方法，其特征是它至少包括下列步骤(1)于一半导体基底表面上形成第一绝缘层，该第一绝缘层是经由旋涂高分子技术所形成的低介电常数材料；(2)于该第一绝缘层中形成一孔洞；(3)于该第一绝缘层上形成第二绝缘层，并使该第二绝缘层填入该孔洞，该第二绝缘层是经由化学气相沉积技术所形成的低介电常数材料；(4)于该第二绝缘层内形成一渠沟，该渠沟的位置是相对应于该孔洞的上方；(5)去除该孔洞内的该第二绝缘层；(6)于该渠沟以及该孔洞内填满一导电层。2.根据权利要求1所述的积体电路的双镶嵌结构的制作方法，其特征是该半导体基底包含有一金属导线，该孔洞是形成于该金属导线上方。3.根据权利要求2所述的积体电路的双镶嵌结构的制作方法，其特征是该金属导线的材质是选自铜或铝铜合金。4.根据权利要求2所述的积体电路的双镶嵌结构的制作方法，其特征是该半导体基底包含有一顶层覆盖住该金属导线的表面。5.根据权利要求4所述的积体电路的双镶嵌结构的制作方法，其特征是该顶层是选自氮化硅或碳化硅。6.根据权利要求1所述的积体电路...

【专利技术属性】
技术研发人员：李世达，徐震球，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]