形成导电特征的方法技术

本发明专利技术是关于形成导电特征的方法。根据本发明专利技术一实施例的方法包含：在导电层上形成图案化屏蔽层；在图案化屏蔽层和导电层上形成第一电介质层；选择性地蚀刻第一电介质层，由此而暴露图案化屏蔽层的上表面，其中第一电介质层的上表面低于图案化屏蔽层的顶面；移除图案化屏蔽层；以及选择性地蚀刻导电层，以形成具有楔形形状的导电特征。

【技术实现步骤摘要】

本专利技术涉及半导体领域技术，特别是涉及半导体领域中形成导电特征的方法。
技术介绍
半导体集成电路(IC)工业已经历了指数式增长。IC材料和设计的技术发展已生产了很多代IC，其每一代都具有比前一代更小且更复杂的电路。在IC演变过程中，功能密度(即，每个芯片区域中相互连接的组件的数量)在普遍增大，同时，几何尺寸(即，用制造工艺能够制作的最小部件(或线路))则有所减小。这种按比例缩小的工艺通常带来了提高生产效率且降低相关成本的有益效果。按比例缩小已增加了IC工艺和制造的复杂性，并且，为实现这些改进，IC工艺和制造也需要类似的发展。然而，同样需要的是形成导电特征以连接IC组件中的特征。
技术实现思路
本专利技术的一实施例提供一方法，其包含：在导电层上形成图案化屏蔽层；在该图案化屏蔽层上形成第一电介质层；移除该第一电介质层的一部分，以暴露该图案化屏蔽层的一部分；移除该图案化屏蔽层的该部分；以及移除该导电层的一部分，以形成具有楔形轮廓的导电特征。在本专利技术的一实施例中，该导电特征具有顶部部分和底部部分，该顶部部分具有第一宽度，并且该底部部分具有大于该第一宽度的第二宽。该方法还包含在该已形成的导电特征上沉积第二电介质层；以及实施化学机械研磨CMP于该第二电介质层和该已形成的导电特征上。根据本专利技术另一实施例的方法包含：在导电层上形成图案化屏蔽层；在该图案化屏蔽层上形成衬料层；在该衬料层上形成第一电介质层；移除该第一电介质层和该衬料层的一部分，以暴露该图案化屏蔽层的一部分；移除该图案化屏蔽层的该部分；以及移除该导电层的一部分，以形成具有楔形轮廓的导电特征。在本专利技术的一实施例中，该方法还包含在该已形成的导电特征上沉积第二电介质层，其中第二电介质层由低电介质系数的电介质材料形成。其中选择性地蚀刻该第一电介质层包含移除该第一电介质层的一部分，从而使该蚀刻的第一电介质层的顶面低于该衬料层的顶面。根据本专利技术的又一实施例的一方法包含：在导电层上形成图案化屏蔽层；在图案化屏蔽层和该导电层上形成第一电介质层；选择性地蚀刻该第一电介质层，由此而暴露该图案化屏蔽层的上表面，其中该第一电介质层的上表面低于该图案化屏蔽层的顶面；移除该图案化屏蔽层，以及选择性地蚀刻该导电层，以形成具有楔形轮廓的导电特征。在本专利技术的一实施例中，该方法还包含在该被蚀刻的导电层上沉积第二电介质层，由此而填充在该导电层中的孔。其中该第一电介质层由以下至少一种方式形成：旋涂式玻璃材料、旋涂式电介质材料、树脂材料、有机金属聚合材料、氮化硅SiN、二氧化硅SiO2、非晶硅、碳基材料、氮化钛TiN、氧化钛TiO和/或氮化钽TaN。基底包含蚀刻终止层ESL，该蚀刻终止层设置在该导电层下方。附图说明为协助读者达到最佳理解效果，建议在阅读本专利技术时同时应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。图1根据本专利技术实施例示出了半导体组件的失准的孔的示例。图2根据本专利技术实施例示出了形成半导体组件的导电特征的流程图。图3A、3B、3C、3D、3E、3F和3G根据图2中的方法示出了在不同制造阶段所形成的导电特征的截面图。图4根据本揭露实施例示出了形成半导体组件的导电特征的流程图。图5A、5B、5C、5D、5E、5F、5G、5H和5I根据图4中的方法示出了在不同制造阶段所形成的导电特征的截面图。图6A和6B中的每一个根据本专利技术实施例提供了半导体组件的两种导电特征的比较示例，所述比较示例分别通过传统方法以及图2和图4中揭露的方法而形成。具体实施方式本说明书提供了数个不同的实施方法或实施例，可用于实现本专利技术的不同特征。以下所描述的组件和装置的具体示例用以简化本专利技术。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，则包含了以直接接触的方式形成所述第一特征和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一特征和第二特征可以不是直接接触的。另外，本揭露在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。此外，空间上的相关术语，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”以及“上面”等，此处可用于简单地描述如图中所示的一个组件或特征相对于另一(多个)组件或另一(多个)特征的关系。所述空间上的相关术语旨在包含除了图中所描述的方向外，还包含在使用或操作中的组件的不同方向。另外，装置可被定向(旋转90度或以其它方向定向)，并且此处所用的空间上的相关描述符号可同样作相应地说明。多层互连用于连接各种组件(晶体管、电阻器和电容等)以形成IC。图1示出了典型的多层互连结构100。在典型的多层互连结构中，如图1所示，导线102和104(例如，铜线)铺设在堆栈的电介质层108中，并且通过孔106从一层(例如，层103)连接到另一层(例如，层105)。铜线和孔通常采用单镶嵌或双镶嵌工艺制成。在这种工艺中，以版面图形的方式成型衬底电介质层以形成一种渠道，然后将铜填充并溢出所述渠道，并且采用化学机械研磨(CMP)的方式移除多余的铜，从而在渠道中形成铜线。随后，在所述衬底电介质层之上形成另一电介质层，并且重复上述工艺以形成孔和上层铜线。所述多层电介质层采用蚀刻微影技术(或黄光蚀刻微微影)工艺而形成板面图形。有时，蚀刻微影技术工艺之间的堆栈误差可导致孔与其需对准的铜线之间产生失准(例如，失准101)。失准的孔，例如孔106，可导致其与邻近的铜线发生意外的桥接(短路)，从而造成IC缺陷；或导致衬底电介质层过度蚀刻，从而形成IC可靠度问题。这种孔-线失准的问题随着IC持续小型化已变得更加难以解决。本专利技术提出了一种新的方式，所述方式提供一种防止孔失准的导电特征。例如，图2示出了方法200，其用于在半导体衬底上制造一种有助于防止孔失准的导电特征。图3A、3B、3C、3D、3E、3F和3G是根据图2中方法200所制造的组件300的实施例的截面图。应理解的是图3A-3G和组件300只是典型的且示范性的。在一个实施例中，半导体组件300是互补金属氧化物半导体(CMOS)组件的互连部分(例如，导线)。此外，应理解的是方法200包含了具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并且因此在此处只作简要描述。其它步骤可在方法200之前、之后和/或在方法200期间实施。还应理解的是，半导体组件300的一部分，如图3A-3G所示，可通过互补金属氧化物半导体(CMOS)技术工艺流程制造而成，并且因此一些工艺在此处只作简要描述。此外，半导体组件300可包含各种其它组件和特征，例如其它晶体管、双极性结型晶体管、电阻器、电容、二极管、熔断器等，但为了更好地理解本揭露的专利技术构思而简化了所述半导体组件300。所述半导体组件300包含多个可相互连接的半导体组件(例如，晶体管)。例如，组件300可以是在操作集成电路期间制造的中间组件，或者可以是以下一部分：其可包含静态随机存取存储器(SRAM)和/或其它逻辑电路；例如电阻器、电容和电感器的无源零件；以及例如P型沟道场效晶体本文档来自技高网...

【技术保护点】
一种方法，其包含：在导电层上形成图案化屏蔽层；在所述图案化屏蔽层上形成第一电介质层；移除所述第一电介质层的一部分，以暴露所述图案化屏蔽层的一部分；移除所述图案化屏蔽层的所述部分；以及移除所述导电层的一部分，以形成具有楔形轮廓的导电特征。

【技术特征摘要】
2015.07.24 US 14/808,5741.一种方法，其包含：在导电层上形成图案化屏蔽层；在所述图案化屏蔽层上形成第一电介质层；移除所述第一电介质层的一部分，以暴露所述图案化屏蔽层的一部分；移除所述图案化屏蔽层的所述部分；以及移除所述导电层的一部分，以形成具有楔形轮廓的导电特征。2.根据权利要求1所述的方法，其中所述导电特征具有顶部部分和底部部分，所述顶部部分具有第一宽度，并且所述底部部分具有大于所述第一宽度的第二宽度。3.根据权利要求1所述的方法，其还包含在所述已形成的导电特征上沉积第二电介质层；以及实施化学机械研磨CMP于所述第二电介质层和所述已形成的导电特征上。4.一种方法，其包含：在导电层上形成图案化屏蔽层；在所述图案化屏蔽层上形成衬料层；在所述衬料层上形成第一电介质层；移除所述第一电介质层和所述衬料层的一部分，以暴露所述图案化屏蔽层的一部分；移除所述图案化屏蔽层的所述部分；以及移除所述导电层的一部分，以形成具有楔形轮廓的导电特征。5.根据权利要求4所述的方法，其还包含在所述已形成的导...

【专利技术属性】
技术研发人员：黄建桦，吴杰翰，李忠儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71