镶嵌处理方法、镶嵌处理装置和镶嵌构造制造方法及图纸

一种在电绝缘膜中形成的柱塞部埋入铜，形成电传导性的镶嵌构造，其特征是柱塞部是作为该柱塞部内壁的侧面部分和平面部分从其表面向内部，在３ｎｍ～５０ｎｍ深度形成铜阻挡层，而且上述柱塞部中埋入铜。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有半导体、液晶等试料的镶嵌处理方法、和利用该方法的镶嵌处理装置、镶嵌构造，特别是，适合实施多层布线的镶嵌处理方法、镶嵌处理装置、和镶嵌构造。
技术介绍
半导体集成电路设计规则，可以预料今后将继续迅速地缩小到0.1μm以下，由布线引起的信号延迟，在谋求电路特性高速化上，可能成为重大关键之一。为了解决该问题，应该减低布线间电容和布线电阻，采用双镶嵌工序或单镶嵌工序，尝试在low-k材料(介电系数为3.0以下，最好是2.5以下)中埋入作为低电阻率导电材料的铜，进行多层布线(例如，参照专利文献和专利文献2)。图10A)～图10L)和图1M)～图P)中，表示作为其工序例的双镶嵌工序例。双镶嵌工序括如下的步骤。图10A)在第1绝缘膜100中埋入下层布线101，其上形成蚀刻步骤用下层布线上绝缘膜102。图10B)下层布线上绝缘膜102上边形成第2绝缘膜103(B步骤)。图10C)第2绝缘膜103上边形成蚀刻步骤用的第3绝缘膜104(C步骤)。图10D)第3绝缘膜104上边形成光刻胶层105以后，利用光刻技术，在光刻胶层105上形成第1掩模开口部106(D步骤)。(第1掩模开口部106与后述的柱塞部112尺寸对应。)图10E)以光刻胶层105为掩模进行蚀刻，在第3绝缘膜104中形成第1开口部107(E步骤)。图10F)第3绝缘膜104上边、和第1开口部107的第2绝缘膜103上边形成第4绝缘膜108(F步骤)。图10G)第4绝缘膜108上边，形成光刻胶层109，利用光刻技术，在光刻胶层109中形成第2掩模开口部110(G步骤)。(第2掩模开口部110与后述的沟部113尺寸对应。)图10H)以第2掩模开口部110为掩模蚀刻第4绝缘膜108，在第4绝缘膜108中形成第2开口部111(H步骤)。图10I)以制成图形的第3绝缘膜104为掩模，蚀刻第2绝缘膜103直到规定深度(I步骤)。图10J)以制成的第4绝缘膜108为掩模，蚀刻第3绝缘膜104(J步骤)。图10K)以第4绝缘膜108和第3绝缘膜104为掩模，进一步蚀刻第2绝缘膜103(K步骤)。这时柱塞部112也进行蚀刻，所以形成沟部113以及柱塞部112。图10L)以柱塞部112为掩模蚀刻柱塞部112下部的下层布线上绝缘膜102，在下层布线上绝缘膜102中形成第3开口部116(L步骤)。图11M)在沟部113、柱塞部112和第3开口部116的内壁，和包括第3开口部下的下层布线101表面和第4绝缘膜108表面的试料露出面上边，形成20～50nm的阻挡金属层114(M步骤)。图11N)阻挡金属层114上边使作为导电性材料的铜薄层成膜后，在沟部113和柱塞部112内埋入作为导电材料115的铜(N步骤)。图11p)采用CMP(Chemical-Mechanical-Polishing化学机械抛光)法，使该导电材料115的铜薄膜表面平坦化(P步骤)。第1绝缘膜100和第2绝缘膜103由low-k材料(介电系数是3.0以下，最好是2.5以上)构成，下层布线上绝缘膜102、第3绝缘膜104和第4绝缘膜108使用SiN、SiC等具有阻止蚀刻功能，阻挡金属层114形状，主要使用TiN等金属，实现阻止向导电材料115成分扩散low-k材料以及阻止从low-k材料部分向导电材料扩散氧、氟成分等。并且，也有人报告可以省略第4绝缘膜108等的工艺。另外，就从图10B)到图10B)前半部来说，用成膜装置(溅射装置或CVD装置)处理。D步骤后半部用光刻装置处理。图10E)用蚀刻装置处理。图10F)到图10G)前半部用成膜装置处理。图10G)后半部用光刻装置处理。图10H)到图10L)用蚀刻装置处理。图11M)用成膜装置处理。图11N)用成膜装置后涂膜装置处理。图11P)用CMP装置处理。另外，图10和图11中，清洗、光刻胶的灰化等，详细说明部分省略一部分。作为用单或双镶嵌方法的布线材料，除此以外也可以考虑各种工艺，但对铜的阻挡层而言，一般进行，都是在沟加工或柱塞加工后成膜TiN等阻挡金属层，然后进行铜的埋入(例如，参照专利文献3、4、5)。如上述专利文献所述的现有技术中，在沟部113和柱塞部112的底面和侧壁、以及试料的整个表面上，成膜电阻率比铜高的阻挡金属层(形状是厚30～100nm)114。因为，在沟部113和柱塞部112，其侧壁上成膜的阻挡金属层114的膜厚部分，存在低电阻率铜的导电材料部分沟宽或柱塞直径减小，甚至于成为布线电阻增加原因的缺点。并且，在下层铜布线(对应于图11的101)与其上的铜布线(对应于图11的115)之间，因为插入作为比铜高电阻的柱塞部底面的阻挡金属层114，存在增加上下铜布线层间接触电阻的缺点。设想2010年、2016年集成电路的设计规则分别变成45nm和22nm，此时的沟宽和柱塞直径分别将变成了约100nm以下，和50nm以下。因为阻挡金属层需要在包括沟或孔的两侧面全面成膜，如果这样微细化进行下去的话，由阻挡金属成膜层引起的布线电阻增加的影响变得显著起来，就会大幅度降低集成电路的性能。对2010年、2016年而言，变成把阻挡金属层的厚度相应分别减薄到5nm和2.5nm的设想，阻挡金属层的厚度就以20nm左右以下因为向low-k材料部分的铜扩散量迅速增加，不得不提出阻挡层的高目标。作为low-k材料部分，众所周知，在通常的平坦low-kl4膜上边，制作成膜k值约5.5以下具有阻挡功能的厚80nm平坦SiC膜的平坦的2层构造，成膜中使用稀有气体或含氮气体的0.1～25Torr下，对平坦的SiC膜进行等离子处理，可以形成膜提高对氧扩散阻止性能(例如，参照专利文献6)。但是，关于膜形成后的单或双镶嵌的沟部或柱塞部蚀刻处理、沟部或柱塞部形成后的处理就不用说了。并且，提出在双镶嵌的沟部或柱塞部形成后，在1mTorr～50mTorr(0.133Pa～6.6Pa)的电压下，采用N2、NH3等气体和100W-2kW的R F/微波功率源发生等离子体进行各向同性/各向异性的等离子处理。在由氟化介质构成的low-k中的双镶嵌的沟部或柱塞部的侧壁部分上，通过化学反应形成“拟碳化氮(pseudo-carbon-nitride layer)”，附加对铜的阻挡功能，进而在“拟碳化氮层”上边进一步成膜通常的阻挡金属层后，镶嵌(inlay)铜(例如，参照专利文献7)。但，只在1Torr～50mTorr下等离子处理，难以充分使low-k材料表面改性，改性程度不充分而且改性深度也不得不在约1nm以下的浅层。特别是对于沟部或柱塞部的侧壁，几乎没有入射加速后的离子之类，只有不带电原子/分子扩散附着，所以如图4 A)所示，只不过在侧壁的表面层(不足约1nm)上发生不完全的反应。并且，大家都知道用氮等离子将SIO2膜改性为SiN直至0.5nm深度，稀有300秒(例如参照专利文献8)。因此，对铜的阻挡功能就因为不充分，稀有并用阻挡金属层，有跟上面所述的现有阻挡金属层使用时同样的缺点。给Low-k材料本身添加阻挡性能的尝试也在进行着，然而因为降低介电系数，low-k材料的密度降低，原子间键合力也有降低的倾向，只用low-k完备阻止铜、氧/氟等扩散的阻挡功能，是极其困难的状况。并且，本文档来自技高网...

【技术保护点】
一种在电绝缘膜中形成的柱塞部埋入铜，形成电传导性的镶嵌构造，其特征是柱塞部是作为该柱塞部内壁的侧面部分和平面部分从其表面向内部，在３ｎｍ～５０ｎｍ深度形成铜阻挡层，而且上述柱塞部中埋入铜。

【技术特征摘要】
JP 2002-9-12 266371/20021.一种在电绝缘膜中形成的柱塞部埋入铜，形成电传导性的镶嵌构造，其特征是柱塞部是作为该柱塞部内壁的侧面部分和平面部分从其表面向内部，在3nm～50nm深度形成铜阻挡层，而且上述柱塞部中埋入铜。2.一种在电绝缘膜中形成的柱塞部埋入铜，形成电传导性的镶嵌构造，其特征是柱塞部，介以平面部分由具有大剖面和小剖面的二段沟部构成，从这些表面向内部，在3...

【专利技术属性】
技术研发人员：加治哲德，内牧阳一，
申请(专利权)人：株式会社日立高新技术，
类型：发明
国别省市：JP[日本]