提高抗软错误性的半导体存储器制造技术

在将各自由负载晶体管（ＰＴ１、ＰＴ２）及驱动晶体管（ＮＴ１、ＮＴ２）构成的２个倒相器交叉耦合而成的存储单元（１）中，将负载晶体管及驱动晶体管的各栅与多晶硅金属结构的栅布线（６、８）共同地电耦合。在存储单元中，分别与各倒相器的输出节点相当的存储节点（ＮＳ、／ＮＳ）的电位变化通过构成多晶硅金属结构的硅层（４０）与金属层（４２）的界面的接触电阻，传输到交叉耦合的另一倒相器的负载晶体管的栅上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，更具体地说，涉及静态型半导体存储器的存储单元结构。作为用于静态型随机存取存储器(SRAM)的存储单元(以下称为「SRAM存储单元」)，已知负载晶体管用P型MOS晶体管构成、驱动晶体管用N型MOS晶体管构成、存取晶体管用N型MOS晶体管构成的所谓具有「CMOS结构」的SRAM存储单元。附图说明图11是示出现有的技术的CMOS结构的SRAM存储单元的结构的电路图。参照图11，现有的SRAM存储单元100具有连接在供给电源电位VDD的电源节点110与存储节点NS之间的P型MOS晶体管PT1，以及连接在供给接地电位GND的接地节点115与存储节点NS之间的N型MOS晶体管NT1。晶体管PT1及NT1的各栅与共同的栅布线GL1电耦合，构成1个倒相器。SRAM存储单元100还具有连接在电源节点110与存储节点/NS之间的P型MOS晶体管PT2，以及连接在存储节点/NS与接地节点115之间的N型MOS晶体管NT2。晶体管PT2及NT2的各栅与共同的栅布线GL2电耦合，形成1个倒相器。存储节点NS与栅布线GL2连接，存储节点/NS与栅布线GL1连接。由这样交叉耦合的2个倒相器将存储节点NS及/NS的电位设定在互补的电平，即VDD电平(以下称为「H电平」)或者GND电平(以下称为「L电平」)的各一方上。SRAM存储单元100还具有分别连接在互补的位线BL及/BL与存储节点NS及/NS之间的N型MOS晶体管AT1及AT2。与晶体管AT1的栅连接的栅布线GLa1和与晶体管AT2的栅连接的栅布线GLa2与共同的字线WL连接。这样，就能够实现将P型MOS晶体管PT1及PT2作为负载晶体管、将N型MOS晶体管NT1及NT2作为驱动晶体管、将N型MOS晶体管AT1及AT2作为存取晶体管使用的SRAM存储单元。即，在字线WL的激活(H电平)期间，分别通过互补的位线BL、/BL向图11所示的SRAM存储单元实行向存储节点NS及/NS的数据写入或者数据读出。在字线WL的非激活(L电平)期间，由交叉耦合的2个倒相器稳定地保持向存储节点NS及/NS暂时写入了的数据。此外，以下也将P型MOS晶体管PT1、PT2称为负载晶体管PT1、PT2，将N型MOS晶体管NT1、NT2称为驱动晶体管NT1、NT2，将N型MOS晶体管AT1、AT2称为存取晶体管AT1、AT2。图12是图11所示的SRAM存储单元的平面布局图的一个例子。这里，在图12中表示了直到第1金属布线层为止的布局图，省略了在此以上的布线层的布局图的记述。参照图12，在半导体衬底上形成p型阱121、121#及n型阱125。在p型阱121上设置N型MOS晶体管的驱动晶体管NT1及存取晶体管AT1，在n型阱125上设置负载晶体管PT1及PT2。存取晶体管AT2及驱动晶体管NT2设置在与p型阱121隔离的p型阱121#上。即，在p型阱121上形成分别与驱动晶体管NT1及存取晶体管AT1对应的扩散层区，在n型阱125上形成与负载晶体管PT1及PT2对应的扩散层区，在p型阱121#上形成分别与存取晶体管AT2及驱动晶体管NT2对应的扩散层区。电源节点110、接地节点115、字线WL、位线BL、/BL及存储节点NS及/NS例如设置在第1金属布线层上。进而，例如使用多晶硅层形成栅布线GL1、GL2及GLa1及GLa2。在第1金属布线层、扩散层区与栅布线层之间适当地设置为了实现图11所示的连接关系的触点120。例如，当着眼于驱动晶体管NT1时，与驱动晶体管NT1对应的扩散层区中的源对应部分通过触点120a与接地节点115电耦合。此外，该扩散层区中的漏对应部分通过触点120a与存储节点NS电耦合。存储节点NS借助于触点120a也与存取晶体管AT1的扩散层区电耦合。分别与存取晶体管AT1及AT2对应的栅布线GLa1及GLa2通过触点120a与在第1金属布线层上形成的字线WL电耦合。栅布线6L1被延伸设置使得能与驱动晶体管NT1及负载晶体管PT1的各栅耦合，在n型阱125的上部区中，通过触点120b与存储节点/NS电耦合。触点120b作为能够同时连接栅、扩散层及第1金属布线层的触点(「公用触点」)而被设置。同样地，栅布线GL2被延伸设置使得能够与驱动晶体管NT2及负载晶体管PT2的各栅耦合，在n型阱125的上部区中，通过触点120b与存储节点NS电耦合。一般地说，这样的栅布线GL1、GL2、GLa1、GLa2具有在多晶硅层上形成了作为薄的硅化金属膜(例如硅化钴等)的硅化物膜的硅化物结构。由此，可谋求栅布线GL1、GL2、GLa1、GLa2的低电阻化。但是，随着近年来的半导体微细技术的进步，SRAM存储单元的微细化也同样地在进展中，由外在因素引起的数据改变(存储数据的反转)成为问题。作为外在因素之一，可以举出由包含在封装内的微量的放射性物质发射的α线引起的的所谓的软错误。再次应用图11，说明在SRAM存储单元中的软错误发生的机理。再次参照图11，首先考虑作为初始的数据存储状态，存储节点NS的电位是L电平，存储节点/NS的电位是H电平，字线WL被非激活到L电平状态。在这种状态下，被α线等照射，在与存储H电平的存储节点/NS耦合的N型MOS晶体管(AT2、NT2)的漏部激发电子时，存储节点/NS的电位从H电平下降。通常，即使产生这样的电位下降，由于与存储节点/NS连接的负载晶体管PT2正在导通，如果经过一定程度的时间，则存储节点/NS的电位电平再次恢复到H电平。但是，当负载晶体管PT2的源-漏间的导通电阻大的情况下，在存储节点/NS的电位电平恢复到H电平之前，存储节点/NS的降低了的电位被栅布线GL1传播，负载晶体管PT1及驱动晶体管NT1有可能发生通·断反转。即，存在从初始的数据存储状态反转，负载晶体管PT1导通，驱动晶体管NT1关断的危险。当发生这样的晶体管的通·断反转时，存储节点NS的电位从L电平反转到H电平，进行数据的误写入。因此，作为应对软错误的措施，必须减慢存储节点NS或者/NS的电位电平降低传播到驱动晶体管NT1、NT2及负载晶体管PT1、PT2的各栅的速度。例如，作为对应于软错误的应对措施的一种，增大存储节点的电容的现有技术是众所周知的。由于增大存储节点的电容，使因α线产生的电子引起的存储节点NS、/NS的电位电平下降变得困难，难于引起数据的反转。但是，随着存储单元微细化的进展，随之而来的是存储节点的电容自然地减小。相反，作为软错误的应对措施，当进行增加存储节点的电容的设计时，由于单元面积的增大或单元结构的复杂化，有可能招致制造成本的增加和成品率的下降。还有，由于随着电源电位VDD的下降很容易引起软错误，在为了降低功耗而使晶体管在低电压下工作正取得进展的当今的情况下，软错误的应对措施正变得日益重要。本专利技术的目的在于提供不招致面积增大或结构复杂化，而具备能提高抗软错误性的存储单元的半导体存储器。概括起来说本专利技术是半导体存储器，它包含存储数据的多个存储单元。各存储单元包括分别连接在第1及第2电压与第1存储节点之间、各自包含具有相反导电类型的第1及第2晶体管的第1倒相器部；分别连接在第1及第2电压与第2存储节点之间、各自包含具有相反导电类型的第3及第4晶体管本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于：具备存储数据的多个存储单元，各上述存储单元包含以下部分：分别连接在第１及第２电压与第１存储节点之间、各自包含具有相反导电类型的第１及第２晶体管的第１倒相器部；分别连接在上述第１及第２电压与第２存 储节点之间、各自包含具有相反导电类型的第３及第４晶体管的第２倒相器部；用于连接在第１信号线与上述第１存储节点之间的第５晶体管；用于连接在上述第１信号线和互补的第２信号线与上述第２存储节点之间的第６晶体管；具有第１金属层和第１多晶 硅层的叠层结构，通过上述第１金属层与上述第１多晶硅层之间的接触电阻，使上述第１及第２晶体管的各栅和上述第２存储节点电耦合的第１栅布线；以及具有第２金属层和第２多晶硅层的叠层结构，通过上述第２金属层与上述第２多晶硅层之间的接触电阻，使上述 第３及第４晶体管的各栅和上述第１存储节点电耦合的第２栅布线。

【技术特征摘要】
JP 2002-6-3 161379/021.一种半导体存储器，其特征在于具备存储数据的多个存储单元，各上述存储单元包含以下部分分别连接在第1及第2电压与第1存储节点之间、各自包含具有相反导电类型的第1及第2晶体管的第1倒相器部；分别连接在上述第1及第2电压与第2存储节点之间、各自包含具有相反导电类型的第3及第4晶体管的第2倒相器部；用于连接在第1信号线与上述第1存储节点之间的第5晶体管；用于连接在上述第1信号线和互补的第2信号线与上述第2存储节点之间的第6晶体管；具有第1金属层和第1多晶硅层的叠层结构，通过上述第1金属层与上述第1多晶硅层之间的接触电阻，使上述第1及第2晶体管的各栅和上述第2存储节点电耦合的第1栅布线；以及具有第2金属层和第2多晶硅层的叠层结构，通过上述第2金属层与上述第2多晶硅层之间的接触电阻，使上述第3及第4晶体管的各栅和上述第1存储节点电耦合的第2栅布线。2.如权利要求1所述的半导体存储器，其特征在于上述第1及第3晶体管在第1导电类型的阱区形成，具有与上述第1导电类型相反导电类型的第2导电类型，上述第2、第4、第5及第6晶体管在上述第2导电类型的阱区形成，具有上述第1导电类型，上述第1及第2的栅布线和上述第5及第6晶体管的各自的栅电极沿同一方向配置，上述第1至第6晶体管的各自的扩散层区在沿上述第1及第2导电类型的阱区的边界线的方向形成。3.如权利要求1所述的半导体存储器，其特征在于上述第1栅布线在向上述第2存储节点的触点区与上述第1及第2晶体管的栅正上方区域之间，具有在上述第1多晶硅层上形成的第1非金属层，上述第2栅布线在向上述第1存储节点的触点区与上述第3及第4晶体管的栅正上方区域之间，具有在上述第2多晶硅层上形成的第2非金属层。4.如权利要求3所述的半导体存储器，其特征在于在上述第1及第2的栅布线的每一栅布线中，上述第1及第2非金属层分别在除上述触点区以外的上述第1及第2多晶硅层的全体上形成。5.一种半导体存储器，其特征在于具备存储数据的多个存储单元，各上述存储单元包含以下部分分别连接在第1及第2电压与第1存储节点之间、各自包含具有相反导电类型的第1及第2晶体管的第1倒相器部；分别连接在上述第1及第2电压与第2存储节点之间、各自包含具有相反导电类型的第3及第4晶体管的第2倒相器部；用于连接在第1信号线与上述第1存储节点之间的第5晶体管；用于连接在上述第1信号线和互补的第2信号线与上述第2存储节点...

【专利技术属性】
技术研发人员：吉泽知晃，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]