半导体集成电路制造技术

一种半导体集成电路，其特征在于：包括： 存储器； 可以与所述存储器连接、分别进行数据处理的多个逻辑部；以及 使所述多个逻辑部中的至少任一个与所述存储器连接、而使其它逻辑部与所述存储器隔离的隔离部。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，特别涉及混合载置存储器和进行数据处理的逻辑部的半导体集成电路的技术。作为系统LSI的优点，有以下2点。首先是，消除了因DRAM的管脚数引起的限制，可以扩展数据输入输出的数据宽度，可以飞速提高DRAM与逻辑部之间的数据传送速度。其二是，DRAM与逻辑部之间的连线可以采用短距离的金属布线，可以显著减少输入输出布线中的寄生电容，降低半导体集成电路的功耗。另外，在DRAM中，预先配备冗余的存储器单元。这样，在扩散工艺中产生的不合格合格存储器单元，在存储器的冗余救助工艺中，可以置换成预备的冗余存储器单元。这样，可以确保有关DRAM制造的成品率。系统LSI，多种情况是面向特定用途而制造。在这样的面向特定用途的半导体集成电路的制造中，需要单独的曝光用掩模。另外，面向特定用途的半导体集成电路，需要分别经过各自独立的制造工艺进行制造。但是，近年来，在半导体集成电路的制造过程中，随着微细化的推进，曝光用掩模的制作变得要花费昂贵的成本。为此，针对系统LSI制作单独的曝光用掩模，增加了制造成本。另外，在现有技术的系统LSI中，DRAM即使预备了置换用的冗余存储器单元，但逻辑部没有搭载冗余的逻辑部。为此，在扩散工艺中产生的不合格合格逻辑部无法得到救助，使具有该不合格合格逻辑部的半导体集成电路结果成了不合格品。这样降低了成品率，从而也会增加半导体集成电路的制造成本。为了解决上述课题，构成本专利技术的装置，作为半导体集成电路，包括存储器、可以与上述存储器连接的、分别进行数据处理的多个逻辑部、使上述多个逻辑部中的至少任一个与上述存储器连接、而其它逻辑部与上述存储器隔离的隔离部。依据有关本专利技术的半导体集成电路，通过隔离部，使可以与存储器连接的多个逻辑部中的至少任一个与存储器连接、而其它逻辑部与存储器隔离。这样，在采用包含多个逻辑部的一曝光用掩模结束扩散工艺后，只使所需要的逻辑部与存储器连接，可以获得作为最终产品的半导体集成电路(系统LSI)。另外，通过将不需要的逻辑部与存储器隔离，可以将在该逻辑部的端子和布线上寄生的寄生电容与存储器隔离。这样，可以减少半导体集成电路中驱动中的电容量，降低功耗，可以实现动作的高速化。今后，在系统LSI中存储器所占的面积比例会越来越增大。相反，逻辑部所占的比例越来越减小。为此，由于采用搭载多个逻辑部，使其中任一个与存储器连接，而其它与存储器隔离的构成，即使搭载预备的逻辑部，对整体的面积不成为问题。优选在上述半导体集成电路中，上述多个逻辑部具有相互不同的功能，上述隔离部，将上述多个逻辑部中在该半导体集成电路中具有所需要的功能的逻辑部与上述存储器连接。这样，将具有相互不同的功能的多个逻辑部中具有所需要功能的逻辑部与存储器连接。因此，在采用一个曝光用掩模制造半导体集成电路后，根据目的可以切换系统LSI，提高半导体集成电路的生产效率。另外，优选在上述半导体集成电路中，上述多个逻辑部具有相同的功能，上述隔离部，将上述多个逻辑部中健全的逻辑部与上述存储器连接。这样，将具有相同功能的多个逻辑部中健全的、即正常动作的逻辑部与存储器连接。因此，可以采用其它健全的逻辑部置换在扩散工艺中出现的不合格逻辑部的所谓逻辑部救助，提高半导体集成电路的成品率。在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部的每一个之间的多个熔丝电路，有关上述其它逻辑部的上述熔丝电路中的熔丝被切断。更优选上述熔丝电路中的熔丝的切断在该半导体集成电路的制造工艺中的存储器冗余救助工艺中进行。或者，在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部的每一个之间的多个反熔丝电路，使有关任一个逻辑部的上述反熔丝电路的反熔丝处于导通状态，另一方面使有关上述其它逻辑部的上述反熔丝电路的反熔丝处于非导通状态。这样，不需要的逻辑部与存储器在物理上被隔离。因此，在不需要的逻辑部的端子和布线等上寄生的寄生电容可以从物理上与存储器隔离，可减少半导体集成电路中驱动中的电容量，降低功耗，可以实现动作的高速化。另一方面，在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部之间的开关装置，上述开关装置，针对上述各逻辑部，根据所给予的控制信号，在连接该逻辑部和上述存储器的连接状态、和隔离该逻辑部和上述存储器的隔离状态之间切换控制。这样，根据向开关装置输出的控制信号，对各逻辑部切换控制与存储器的连接状态以及隔离状态。因此，通过向开关装置输出的控制信号，可以控制逻辑部与存储器之间的连接/隔离。更优选上述开关装置具有设置在上述存储器和上述多个逻辑部的每一个之间的、根据上述控制信号分别进行开闭动作的多个晶体管开关，上述各晶体管开关，通过闭合实现上述连接状态，通过断开实现上述隔离状态。另外，更优选上述半导体集成电路包括将上述控制信号固定在上述连接状态以及隔离状态的任一方的控制信号固定装置。另外，更优选上述多个逻辑部中的至少一个，具有判定该逻辑部是否正在对上述存储器进行访问、并根据该判断结果输出使该逻辑部处于上述连接状态以及隔离状态的任一方的上述控制信号的控制电路。进一步优选上述控制电路，当自身所属的逻辑部在该半导体集成电路中为不需要时，输出使该逻辑部处于上述隔离状态的上述控制信号。这样，从控制电路可输出根据逻辑部是否正在对存储器进行访问的判断的控制信号。因此，逻辑部就可以自发地控制自身与存储器之间的连接/隔离。并且，可以将自身从存储器上隔离开来地进行控制。另外，优选上述多个逻辑部中的至少一个，具有当判定该逻辑部以外的逻辑部为非动作状态时，输出使这个逻辑部处于上述隔离状态的上述控制信号的控制电路。这样，通过逻辑部的控制电路，当判断其它逻辑部处于非动作状态时，输出指示该非动作状态的逻辑部与存储器隔离的控制信号。因此，可以将不动作的故障逻辑部等，通过自身以外的逻辑部所输出的控制信号，与存储器隔离。另外，优选上述存储器具有向上述多个逻辑部中的至少一个输出请求信号的请求信号产生电路，上述至少一个逻辑部具有在接收到该请求信号时、判断该逻辑部的动作状态、根据该判断结果输出使该逻辑部处于上述连接状态以及隔离状态的任一个的上述控制信号的控制电路。这样，如果从存储器的请求信号产生电路输出请求信号，通过控制电路，判断该控制电路所属的逻辑部的动作状态，输出根据该判断结果的控制信号。因此，通过存储器输出的请求，使正常动作的逻辑部与存储器连接，而使没有正常动作的逻辑部与存储器隔离。另外，优选上述半导体集成电路包括判定上述各逻辑部的健全性、向该逻辑部输出根据该判定结果的判定信号的测试电路，上述多个逻辑部中的至少一个具有输入上述判定信号、当该判定信号所表示的是该逻辑部为不健全时、则输出使该逻辑部处于上述隔离状态的上述控制信号的控制电路。或者，优选上述半导体集成电路包括判定上述各逻辑部的健全性、输出使判定为不健全的逻辑部处于上述隔离状态的上述控制信号的测试电路。这样，通过测试电路各逻辑部的健全性得到判断，对于被判定为不健全的逻辑部，则会输出指示与存储器隔离的控制信号。因此，例如，每当在半导体集成电路接入电源时等而使测试电路动作时，对各逻辑部进行测试，可以根据该测试结果，将判定为不健全、例如产生误动作的逻辑部与存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路，其特征在于包括存储器；可以与所述存储器连接、分别进行数据处理的多个逻辑部；以及使所述多个逻辑部中的至少任一个与所述存储器连接、而使其它逻辑部与所述存储器隔离的隔离部。2.根据权利要求1所述的半导体集成电路，其特征在于所述多个逻辑部具有相互不同的功能，所述隔离部，将所述多个逻辑部中在该半导体集成电路中具有所需要的功能的逻辑部与所述存储器连接。3.根据权利要求1所述的半导体集成电路，其特征在于所述多个逻辑部具有相同的功能，所述隔离部，将所述多个逻辑部中健全的逻辑部与所述存储器连接。4.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器与所述多个逻辑部的每一个之间的多个熔丝电路，有关所述其它逻辑部的所述熔丝电路中的熔丝被切断。5.根据权利要求4所述的半导体集成电路，其特征在于所述熔丝电路中的熔丝的切断，是在该半导体集成电路的制造工艺中的存储器冗余救助工艺中进行的。6.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器与所述多个逻辑部的每一个之间的多个反熔丝电路，有关所述任一个逻辑部的所述反熔丝电路的反熔丝处于导通状态，而有关所述其它逻辑部的所述反熔丝电路的反熔丝处于非导通状态。7.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器和所述多个逻辑部之间的开关装置，所述开关装置，针对所述各逻辑部，根据所给予的控制信号，在连接该逻辑部与所述存储器的连接状态、和隔离该逻辑部与所述存储器的隔离状态之间，进行切换控制。8.根据权利要求7所述的半导体集成电路，其特征在于所述开关装置具有设置在所述存储器和所述多个逻辑部的每一个之间的、根据所述控制信号分别进行开闭动作的多个晶体管开关，所述各晶体管开关，通过闭合实现所述连接状态，通过断开实现所述隔离状态。9.根据权利要求7所述的半导体集成电路，其特征在于包括将所述控制信号固定在所述连接状态及隔离状态的任一方的控制信号固定装置。10.根据权利要求7所述的半导体集成电路，其特征在于所述多个逻辑部中的至少一个，具有判定该逻辑部是否正在对所述存储器进行访问、并根据该判断结果输出使该逻辑部处于所述连接状态及隔离状态的任一方的所述控制信号的控制电路。11.根据权利要求10所述的半导体集成电路，其特征在于所述控制电路，当自身所属的逻辑部在该半导体集成电路中为不需要时，则输出使该逻辑部处于所述隔离状态的所述控制信号。12.根据权利要求7所述的半导体集成电路，其特征在于所述多个逻辑部中的至少一个，具有当判定该逻辑部以外的逻辑部为非动作状态时，输出使这个逻辑部处于所述隔离状态的所述控制信号的控制电路。13.根据权利要求7所述的半导体集成电路，其特征在于所述存储器具有向所述多个逻辑部中的至少一个输出请求信号的请求信号产生电路，所述至少一个逻辑部具有在接收到该请求信号时、判断该逻辑部的动作状态、并根据该判断结果输出使该逻辑部处于所述连接状态及隔离状态的任一方的所述控制信号的控制电路。14.根据权利要求7所述的半导体集成电路，其特征在于包括判定所述各逻辑部的健全性、并向该逻辑部输出根据该判定结果的判定信号的测试电路，所述多个逻辑部中的至少一个具有输入所述判定信号、并当该判定信号所表示的是该逻辑部为不健全时、则输出使该逻辑部处于所述隔离状态的所述控制信号的控制电路。15.根据权利要求7所述的半导体集成电路，其特征在于包括判定所述各逻辑部的健全性、并输出使被判定为不健全的逻辑部处于所述隔离状态的所述控制信号的测试电路。16.根据权利要求1所述的半导体集成电路，其特征在于包括将处于所述隔离状态的逻辑部...

【专利技术属性】
技术研发人员：柴山晃德，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：