非易失性半导体存储器及其制造方法技术

减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及具有适合于高密度、高集成度的层叠栅极构造的半导体存储单元的。
技术介绍
作为能够进行数据的电重写的适合于高密度、高集成度的非易失性半导体存储器(EEPROM)，快速存储器是公知的。特别是，具有电荷蓄积层和控制栅极的层叠栅极构造的MOS晶体管构造的存储单元被广泛使用。图1是使用这样的存储单元的NOR型EEPROM的平面图，图2A、2B分别是图1的A-A’和B-B’断面图。在硅树底101的存储单元阵列区域中埋入元件分离绝缘膜102，在y方向上连续的元件形成区域103在x方向上以预定间隔被区划。这样，在进行了元件分离的衬底上，通过隧道绝缘膜104形成电荷蓄积层105，而且，在该电荷蓄积层105上通过栅极间绝缘膜107形成控制栅极108，而构成存储单元。电荷蓄积层105在元件分离绝缘膜102上被分断，以使每个存储单元相互独立。控制栅极108在x方向上连续形成，而成为多个存储单元共同的字线。控制栅极108和电荷蓄积层105自对准地形成图形，以便于侧端在y方向上对齐。接着，该控制栅极108自对准地形成n型扩散层6。在存储单元上由层间绝缘膜109覆盖，在其上配置沿y方本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有：在半导体衬底上沿着一个方向延伸设置的多个沟槽；在上述沟槽内埋设元件分离绝缘膜的元件分离区域；通过上述元件分离区域分别电气分离的多个半导体区域；在上述半导体区域上经过第一栅极绝缘膜所形成的电荷蓄积层；在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，其特征在于，上述电荷蓄积层为２层以上的导电层的层叠构造，其中的最下层的导电层的侧端部位置与上述沟槽壁位置相一致，最上层的导电层的宽度与最下层的导电层的宽度相同或更宽，最上层的导电层的表面是平坦的，上述元件分离绝缘膜的上表面和上述电荷蓄积层的最上层的上表面相一致。

【技术特征摘要】
JP 2000-3-31 099047/2000;JP 1999-8-31 246206/19991.一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有在半导体衬底上沿着一个方向延伸设置的多个沟槽；在上述沟槽内埋设元件分离绝缘膜的元件分离区域；通过上述元件分离区域分别电气分离的多个半导体区域；在上述半导体区域上经过第一栅极绝缘膜所形成的电荷蓄积层；在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，其特征在于，上述电荷蓄积层为2层以上的导电层的层叠构造，其中的最下层的导电层的侧端部位置与上述沟槽壁位置相一致，最上层的导电层的宽度与最下层的导电层的宽度相同或更宽，最上层的导电层的表面是平坦的，上述元件分离绝缘膜的上表面和上述电荷蓄积层的最上层的上表面相一致。2.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层相对于上述元件分离区域自对准地形成。3.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层和最下层的导电层被电气连接而成为短路状态或者相同电位。4.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层的膜厚与最下层的导电层的膜厚相同或者更厚。5.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述单元阵列内包含具有与上述存储单元同一层叠栅极构造的开关用选择晶体管。6.根据权利要求5所述的非易失性半导体存储器，其特征在于，上述非易失性半导体存储器还具有晶体管，上述晶体管包含在上述半导体衬底上经过第三栅极绝缘膜所形成的第一栅极电极和与上述第一栅极电极相接触而形成的第二栅极电极。7.根据权利要求6所述的...

【专利技术属性】
技术研发人员：清水和裕，竹内祐司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]