混合平面和FinFET CMOS器件制造技术

本发明专利技术提供一种含有位于同一个ＳＯＩ衬底上的平面单栅极ＦＥＴ和ＦｉｎＦＥＴ的集成半导体电路。具体地，该集成半导体电路包括位于绝缘体上硅衬底的埋置绝缘层顶上的ＦｉｎＦＥＴ和平面单栅极ＦＥＴ，平面单栅极ＦＥＴ位于绝缘体上硅衬底的构图的顶部半导体层的表面上，并且，ＦｉｎＦＥＴ具有垂直于该平面单栅极ＦＥＴ的垂直沟道。还提供形成这种集成电路的方法。在该方法中，在修整ＦｉｎＦＥＴ有源器件区的宽度中使用抗蚀剂成象和构图的硬掩模，并且随后在使ＦＥＴ器件区的厚度减薄中使用抗蚀剂成象和蚀刻。形成修整的有源ＦｉｎＦＥＴ器件区使其垂直于减薄的平面单栅极ＦＥＴ器件区。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成半导体器件，更具体地，涉及在同一个半导体衬底上制造的包括平面单栅极互补金属氧化物半导体(CMOS)器件和双栅极器件，即FinFET的集成半导体电路。在一个例子中，平面单栅极CMOS器件是在绝缘体上硅(SOI)层上形成的nFET，而FinFET是具有表面取向在(110)方向上的垂直沟道的pFinFET结构。或者，平面单栅极CMOS器件为在具有(110)表面取向的薄SOI层上形成的pFET，而FinFET为具有(100)表面取向的垂直沟道的nFinFET。本专利技术还提供制造本专利技术的集成半导体电路的方法。
技术介绍
在目前的半导体技术中，通常沿一个表面取向的方向在半导体晶片上制造互补金属氧化物半导体(CMOS)器件，例如，nFET和pFET。具体地，大多数半导体器件在Si衬底上制造，从而具有(100)表面取向。已知电子对于(100)Si表面取向具有高迁移率，而空穴对于(110)表面取向具有高迁移率。即，在(100)Si上空穴迁移率的值比该晶体取向相应的电子空穴迁移率低大约2×-4×。为了补偿该差异，通常设计pFET具有更大的宽度，以便使上拉电流与nFET的下拉电本文档来自技高网...

【技术保护点】
一种形成集成半导体电路的方法，包括以下步骤：　　　　提供包括位于埋置绝缘层上的至少一个顶部半导体层的绝缘体上硅结构，所述顶部半导体层具有位于该结构的ＦｉｎＦＥＴ区中的至少一个构图的硬掩模和位于该结构的ＦＥＴ区中的至少一个构图的硬掩模；　　　　保护ＦＥＴ区，并且修整在所述ＦｉｎＦＥＴ区中的至少一个构图的硬掩模；　　　　蚀刻没有被所述硬掩模保护的顶部半导体的暴露部分，在所述埋置绝缘层上停止，所述蚀刻限定了ＦｉｎＦＥＴ有源器件区和ＦＥＴ有源器件区，所述ＦｉｎＦＥＴ有源器件区垂直于ＦＥＴ有源器件区；　　　　保护ＦｉｎＦＥＴ有源器件区，并且使ＦＥＴ有源器件区减薄，从而ＦＥＴ器件区的高度小于ＦｉｎＦＥＴ有...

【技术特征摘要】
US 2003-6-26 10/604,0971.一种形成集成半导体电路的方法，包括以下步骤提供包括位于埋置绝缘层上的至少一个顶部半导体层的绝缘体上硅结构，所述顶部半导体层具有位于该结构的FinFET区中的至少一个构图的硬掩模和位于该结构的FET区中的至少一个构图的硬掩模；保护FET区，并且修整在所述FinFET区中的至少一个构图的硬掩模；蚀刻没有被所述硬掩模保护的顶部半导体的暴露部分，在所述埋置绝缘层上停止，所述蚀刻限定了FinFET有源器件区和FET有源器件区，所述FinFET有源器件区垂直于FET有源器件区；保护FinFET有源器件区，并且使FET有源器件区减薄，从而FET器件区的高度小于FinFET有源器件区的高度；在FinFET有源器件区的每个暴露的垂直表面上形成栅极介质，同时在FET器件区的暴露的水平表面上形成栅极介质；以及在栅极介质的各暴露表面上形成构图的栅极电极。2.根据权利要求1的方法，还包括形成与所述构图的栅极电极邻接的隔离物。3.根据权利要求1的方法，其中通过以下步骤形成所述构图的硬掩模在所述顶部半导体层的表面上形成氧化物层；在氧化物层上形成帽盖层；在帽盖层的暴露的表面上涂覆光致抗蚀剂；用辐射图形曝光光致抗蚀剂；在光致抗蚀剂中显影图形；以及将所述图形从光致抗蚀剂转移到帽盖层和氧化物层中。4.根据权利要求1的方法，其中所述保护FET区包括在所述FET区涂覆抗蚀剂掩模。5.根据权利要求1的方法，其中所述修整包括化学氧化物去除工艺或湿蚀刻工艺。6.根据权利要求1的方法，其中所述FinFET有源器件区具有(110)表面取向，所述FET具有源器件区具有(100)表面取向...

【专利技术属性】
技术研发人员：布鲁斯B多丽丝，黛安C博伊德，杨美基，托马斯S卡纳斯基，加库博T克泽尔斯基，杨敏，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]