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减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加...
该专利属于株式会社东芝所有，仅供学习研究参考，未经过株式会社东芝授权不得商用。

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