二极管制造技术

在半导体器件中，多个第一导电型第一扩散区域形成于第一导电型扩散层阱上。多个第二导电型第二扩散区域形成于第一导电型扩散层阱上。多个第一和第二扩散区域中的每一个的杂质浓度最好要高于扩散层阱的杂质浓度。多个第一扩散区域作为阳极连接到第一共用节点，并且多个第二扩散区域作为阴极连接到第二共用节点。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更为确切地说，涉及用于保护半导体器件内部电路的保护元件。
技术介绍
近年，为了保护IC的内部电路免受静电电涌的攻击，为输入引脚提供了保护元件。一般使用具有高击穿电压的二极管来作为这种保护元件。图1A和1B示出了这种现有的高击穿电压二极管。参考图1A和1B，在现有的二极管中，P型阱801形成于P型半导体衬底800中，并且P+型扩散层803形成于沿着P型阱801外围的环中，并且比P型阱801具有更高的杂质浓度。N+型扩散层804形成于被P+型扩散层803所包围的P型阱801的区域中。需要注意的是，被元件隔离区(绝缘区)802所分开的P+型扩散层803和N+型扩散层804，以及接触部805形成于各个扩散层上，以形成阳极和阴极。这样，在现有的高击穿电压二极管中，通过形成大型N+型扩散层804，提高了击穿电压。例如，这种现有的实例在日本公开专利申请(JP-A-Heisei 1-214055)中被公开。不过，在上述现有高击穿电压二极管的结构中，为了有一个较大区域以提高击穿电压，因此难以实现高集成度。
技术实现思路
因此，本专利技术的目标是提出一种适合于集成的高击穿电压二极管。根据本专利技术的一个方面，半导体器件包括在第一导电型扩散层阱上形成的多个第一导电型第一扩散区域；以及在第一导电型扩散层阱上形成的多个第二导电型第二扩散区域。多个第一和第二扩散区域中的每一个的杂质浓度最好要高于扩散层阱的浓度。多个第一扩散区域作为阳极连接到第一共用节点，并且多个第二扩散区域作为阴极连接到第二共用节点。附图说明图1A为现有二极管的平面图，并且图1B为现有二极管沿着图1A的I-I’线的截面图；图2A为根据本专利技术第一实施例的二极管的平面图，并且图2B为根据本专利技术第一实施例的二极管的沿着图2A的II-II’线的截面图；图3为平面图，示出了第一实施例中二极管的周长；图4A是一张表，示出了现有的二极管结构中的面积、周长和ESD击穿电压值；图4B是一张表，示出了根据本专利技术的第一实施例的二极管结构中的面积、周长和ESD击穿电压值；图4C为现有的二极管结构和第一实施例中的二极管结构之间的ESD击穿电压和布局面积关系图；图5为现有的二极管结构和第一实施例中的二极管结构之间的击穿电压和电流关系图；图6为根据本专利技术第二实施例的二极管平面图；图7为根据本专利技术第三实施例的二极管平面图；图8为根据本专利技术第四实施例的二极管平面图。具体实施例方式现在参考附图来详细讲述本专利技术的半导体器件。在本专利技术的半导体器件中，多个N+型扩散区域和多个P+型扩散区域位于P型阱中。这样，通过多个N+型扩散区域(阴极)和多个P+型扩散区域(阳极)就可以提高二极管的击穿电压。如图2A所示，在本专利技术的第一实施例中，P型阱101作为P型嵌入式扩散层形成于P型半导体衬底100中，并且杂质浓度比P型半导体衬底100的更高。P+型扩散层103形成于沿着P型阱101的外围的环中的P型阱101中。多个N+型矩形扩散区域105和多个P+型矩形扩散区域104位于被P+型扩散层106所包围的P型阱101的区域中。P+型扩散区域104与P型阱101相比具有较高的杂质浓度。器件隔离区域(绝缘区域)102形成于P型阱101的外围，并与P型半导体衬底100和P型阱101相接触。其他的器件隔离区域形成于各扩散区域之间，以便将它们相互绝缘，但是到不了P型阱101的底部。假定P+型扩散层103和多个P+或N+型扩散区域104和105中的一个的末端部分之间的距离为d1，并且多个P+或N+型扩散区域104和105中的每两个之间的距离为d2。距离d1大于距离d2，例如，d1是4μm，d2是0.5μm。另外，尽管图中未示出，多个N+型扩散区域105相互连接起来，起到作为二极管阴极的作用，并且多个P+型扩散区域104相互连接起来，起到作为二极管阳极的作用。如图3所示，多个N+型扩散区域105和多个P+型扩散区域104以矩阵形式分布，方式是将N+型扩散区域105和P+型扩散区域104交替分布在列方向和行方向上。因此，N+型扩散区域105被P+型扩散区域104所包围，并且P+型扩散区域104被N+型扩散区域105所包围。因此，可以把周长，也就是与另一个P+型扩散区域相对的N+型扩散区域的边的总长度，做得长一些。相对的边如图3中的点线所示。这里，在图3中，扩散区域被分布在例如三行和五列上。当扩散区域的一边为1μm，则N+型扩散区域的22个边与P+型扩散区域的那些边相对。这样，相对的边的周长是22μm。接下来，讲述扩散区域的ESD击穿、面积和周长。在如图1A所示的现有二极管结构中，用三个例子确定了扩散区域804的面积和周长，其中在垂直方向上的长度B为aμm的情况下，水平方向上的长度A变为为1/2a、a和2aμm，并且为每一个不同的水平长度A，模拟了ESD击穿。在这种情况下，计算是按照X＝A+d1*2和Y＝B+d1*2来进行的，并且d1＝4μm。这样，对于图1A的现有二极管结构，就得到了如图4A所示的结果。此时，作为模拟结果的ESD击穿，就可以用直线(4/5)*(用X*Y来表示的面积)+500来表达。另一方面，在本专利技术第一实施例的二极管结构中，用三个例子确定了扩散区域105或104的面积和周长，其中扩散区域分布的行数X为3、7或15，并且列数Y为9，并且每一个扩散区域为平方数aμm*aμm。每一个例子都模拟了ESD击穿。在这种情况下，计算是按照X＝(行数)*a+d1*2+d2*(行数-1)和Y＝(列数)*a+d1*2+d2*(列数-1)来进行的。这样，对于本专利技术的二极管结构，就得到了如图4B所示的结果。此时，作为模拟结果的ESD击穿，就可以用直线2*(用X*Y来表示的面积)-400来表达。这些结果如图4C中所示，其中水平轴为布局面积，并且垂直轴为ESD耐压值。从结果看就可以明白，当根据军事(MIL)标准需要1000V或更高的ESD击穿电压时，作为保护器件的二极管可以在更小的区域上形成。另外，如果在约2000V的相同的ESD击穿电压的情况下对现有例子情况下所需的面积和在本专利技术的情况下所需的面积进行比较，因为2000V对于击穿电压的静电释放而言是必要的，则在本专利技术的情况下面积需要为约1150μm2，而在现有例子的情况下面积需要为约2000μm2。需要注意的是，在3行9列的二极管结构这一实施例中，ESD击穿电压下降。这是因为扩散区域之间的距离d2短到0.5μm。不过，当使用1 5行9列时，ESD击穿电压增加，即使距离d2为0.5μm。因此，如果扩散区域的个数增加，则流经每一个扩散区域的电流受到抑制，这样ESD击穿电压就能够得到提高。另外，将距离d1设为4μm，以便采用与现有实例相同的条件。在这种情况下，如果距离d1被设为0.5μm，这与扩散区域之间的距离相同，则扩散区域的个数就增加或改变，而不会改变面积。通过扩散区域的增加，也增加了周长和提高了ESD击穿电压。因此与现有实例相比，可以在较小面积上提高ESD击穿电压。图5示出了在现有二极管结构中和在该实施例的二极管结构中的电压和电流关系的模拟结果。这里，水平轴表示电压V(V)，垂直轴表示电流I(A)。在面积相同的条件下对周长为Zμm的现有实例和周长为4*Zμm的本专利技术进本文档来自技高网...

【技术保护点】
一种半导体器件，包含：在第一导电型扩散层阱上形成的多个第一导电型第一扩散区域；以及在所述第一导电型扩散层阱上形成的多个第二导电型第二扩散区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：田中浩治，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]